完整四位全加全减器设计.doc

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1、四位全加全减器设计一．实验目的1熟悉在max+plusII的环境下设计数字电路的步骤和方法2学习使用vhdl语言，进行设计数字电路的RTL级电路3通过max+plusII软件中对自行设计的电路的仿真，加深对数字电路设计的理解。二．实验原理1.功能描述输入：select,Ci,A,B输出：S,CoSelect=0时，S为全加器的求和位（A+B），Co为全加器的高位进位。Ci为全加器低位进位。Select=1时，S为全减器的求差位（A-B），Co为全减器的高位借位。Ci为全减器低位借位。2.一位全加全减器真值表：输入输出SelectCiABSCo000000000110

2、0010100011010100100101010110010111111000001001111010101011001100111101011110001111113.逻辑化简由真值表得S=ABCi=（（ASelect)BCi）SelectCo=（ASelect)B+Ci(（ASelect）+B)=(（ASelect）B)Ci+（ASelect)B对于半加器的逻辑表达式为：S=ABCo=AB综上，一位全加全减器可由两个半加器，两个异或门和一个或门组成。4.毛刺的产生与消除组合逻辑电路由于输入到输出各端的延时不同，在输出端稳定之前会产生错误的输出。在本电路中，由于

3、低位的进位或借位传输到输出的时间比其他信号传输的延时要长，因此当低位产生进位或借位时会出现错误的输出。一种常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输入输出信号。由组合逻辑电路的最大延时Td为16.7ns，D触发器的时钟周期T应略大于Td，取20ns。三．电路原理图设计及vhdl代码1.D触发器vhdl文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdffISPORT(CLK:INSTD_LOGIC

4、;D:instd_logic;Q:OUTSTD_LOGIC);ENDdff;ARCHITECTUREbehavOFdffISbeginprocess(clk)beginifclk'eventandclk='1'thenq<=d;endif;endprocess;endarchitecturebehav;2.半加器vhdl文件libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhalf_adderisport(a,b:inbit;c,sum:outbit);endhal

5、f_adder;architectureadderofhalf_adderisbeginc<=aandb;sum<=axorb;endadder;3.一位全加全减器gdf文件(由半加器和异或门，或门组成)4四位全加全减器gdf文件(由四个一位全加全减器组成)5.四位全加全减器生成的符号文件6.D触发器去毛刺gdf文件(由一个四位全加全减器和十五个D触发器组成)四．仿真波形及分析1.不加D触发器时的仿真波形1）减法波形（select=1）2）加法波形（select=0）2.四位全加全减器延时分析3.加D触发器后的仿真波形1）减法波形（select=1）2）加法波形（s

6、elect=0）三．心得体会通过这次4位全加全减器的设计，我进一步熟悉了数字系统vhdl设计和仿真的流程，进一步了解了maxplusII软件的使用方法。并且加深了对数字系统中组合逻辑电路和时序逻辑电路的理解，尤其加深了对D触发器输入输出缓冲功能的理解。