全加器与全减器设计

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1、全加器与全减器设计学校代码：_________学号：__________HefeiUniversity数电设计报告NUMBEROFELECTRICALDESIGNREPORT设计题目：全加器与全减器设计学位类别：工学学士年级专业（班级）：电子信息工程1班作者姓名：汤家映（1405011019）、宋道远（1405011020）、朱亚东（1405011022）导师姓名：谭敏完成时间：2015-5-17全加器与全减器设计全加器与全减器设计目录一、设计任务21.用组合逻辑电路设计1位二进制全加器与全减器22.用双8选1数据选择

2、器74LS151设计1位二进制全加器与全减器23.用广义译码器VHDL语言设计1位二进制全加器与全减器2二、设计过程21.用组合逻辑电路设计1位二进制全加器与全减器2（1）进行逻辑抽象，建立真值表2（2）画出卡诺图2（3）画出逻辑电路32.用双8选1数据选择器74LS151设计1位二进制全加器与全减器3（1）逻辑问题进行抽象，列出真值表3（2）列出函数表达关系4（3）用数据选择器74LS151画出逻辑电路图43.用广义译码器VHDL语言设计1位二进制全加器与全减器5三、总结65全加器与全减器设计一、设计任务1、用组合逻

3、辑电路设计1位二进制全加器与全减器；2、用双8选1数据选择器74LS151设计1位二进制全加器与全减器；3、用广义译码器VHDL语言设计1位二进制全加器与全减器。二、设计过程1、用组合逻辑电路设计1位二进制全加器与全减器（1）进行逻辑抽象，建立真值表全加器与全减器真值表输入输出ABC全加器（m=0）全减器（m=1）SDSD00000000011011010101101101011001010100101010101001111111（说明：当m=1时为全加器A.B分别表示被减数和减数C表示低位向高位的借位数，S表示本位

4、和值，D表示向高位的借位；当m=0时为全加器A.B分别表示两个加数C表示低位向高位的进位数，S表示本位和值，D表示向高位的进位）（2）画出卡诺图5全加器与全减器设计BCmA00011110000000010101111111100101S的卡诺图D的卡诺图BCmA00011110000110011001110110101001全加器：m=0时，,全减器：m=1时，，（3）画出逻辑电路根据最简逻辑表达式画出逻辑电路图2、用双8选1数据选择器74LS151设计1位二进制全加器与全减器；(1)逻辑问题进行抽象，列出真值表

5、全加器与全减器真值表5全加器与全减器设计mABCSD0000000001100010100011010100100101010110010111111000001001111010111011011100101101001110001111114（说明：当m=1时为全加器A.B分别表示被减数和减数C表示低位向高位的借位数，S表示本位和值，D表示向高位的借位当m=0时为全加器A.B分别表示两个加数C表示低位向高位的进位数，S表示本位和值，D表示向高位的进位）（2）列出函数表达关系根据上面真值表，列出逻辑函数表达式（标准与

6、或式）（3）用数据选择器74LS151画出逻辑电路图根据逻辑函数的标准与或式画出逻辑电路图5全加器与全减器设计3、用广义译码器VHDL语言设计1位二进制全加器与全减器根据全加器与全减器的真值表编写VHDL程序，程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJJISPORT(M,A,B,C:INSTD_LOGIC;S,D:OUTSTD_LOGIC);ENDENTITYJJ;ARCHITECTUREoneOFJJISSIGNALMABC:STD_LOGIC_VECTOR

7、(3DOWNTO0);BEGINMABC<=M&A&B&C;PROCESS(MABC)BEGINCASEMABCISWHEN"0000"=>S<='0';D<='0';WHEN"0001"=>S<='1';D<='0';WHEN"0010"=>S<='1';D<='0';WHEN"0011"=>S<='0';D<='1';WHEN"0100"=>S<='1';D<='0';WHEN"0101"=>S<='0';D<='1';WHEN"0110"=>S<='0';D<='1';WHEN"0111"=>S<='1';D<=

8、'1';5全加器与全减器设计WHEN"1000"=>S<='0';D<='0';WHEN"1001"=>S<='1';D<='1';WHEN"1010"=>S<='1';D<='1';WHEN"1011"=>S<='0';D<='1';WHEN"1100"=>S<='1';D<='0';WHEN"1101"=>S<='0';D<=