eda全加器设计

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1、EDA基础及应用实验项目报告项目题目:全加器设计姓名：胡小琴院系：电子信息工程学院专业：电子信息工程（对口高职学号：201315294127指导教师：徐正坤综合成绩：完成时间:2015年5月13日一、实验目的设计并实现一个一位全加器。二、实验原理（被加数）Bi全加器（被加数）Ai（进位入）Ci-1（全加和）Si（进位出）Ci计算机中的加法器一般就是全加器，它实现多位带进位加法。下面以一位全加器介绍。一位全加器有三个输入、两个输出，见图2-1。图2-1一位全加器示意图图中的“进位入”Ci-1指的是低位的进位输出，“进位出”Ci即是本位

2、的进位输出。一位全加器的真值表见表2-1。表2-1：输入输出Ci-1BiAiSiCi0000000110010100110110010101011100111111根据表2-1便可写出逻辑函数表达式：全加功能的硬件实现方法有多种，例如：可以把全加和看作是Ai与Bi的半加和Hi与进位输入Ci-1的半加和来实现。三、实验步骤：1、打开QuartusII软件。2、选择路径。选择File/NewProjectWizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。3、添加设计文件。将设计文件加入工程中。单击“Nex

3、t”，如果有已经建立好的VerilogHDL或者原理图等文件可以在Filename中选择路径然后添加，或者选择AddAll添加所有可以添加的设计文件（.vhd，.v,原理图等）。如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。4、选择FPGA器件。Family选择CycloneIVE，Availabledevice选EP4CE22F17C8,Packge选择Any，PinCount选择256，Speedgrade选择Any；点击“Next”。5、选择外部综合器、仿真器和时序分析器。QuartusII支持外部

4、工具，可通过选中来指定工具的路径。默认使用QuartusII自带的工具。这里我们对仿真工具做选择，如下图所示。6、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。7、建立VHDL代码文件。如果在建立工程时没有添加设计文件，这时可以新建文件再添加。也可通过选择Project/Add/RemoveFilesInProject来添加外部文件。8、输入代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGI

5、C_UNSIGNED.ALL;ENTITYfulladderISPORT(A,B,cin:INSTD_LOGIC;sum,carry:OUTSTD_LOGIC;M:outstd_logic_vector(3downto0));--4位功能选择位M[3:0]，设置状态为0001，即16位拨码开关接到16位数据总线上。ENDfulladder;ARCHITECTUREhalf2offulladderISsignaltemp:STD_LOGIC_VECTOR(1DOWNTO0);BEGINM<="0001";temp<=('0'&a)+b

6、+cin;sum<=temp(0);carry<=temp(1);ENDhalf2;将全加器的VHDL代码输入上图空白处（建议不要复制，自己输入）9、添加文件到工程中。点击“OK”，并选择File/SaveAs，注意文件名应与实体名一致。点击“保存”，文件就被添加进工程当中。10、预编译。文件就被添加进工程当中可以进行预编译，选择Processing/Start/StartAnalysis&Synthesis，进行综合。11、添加管脚信息。当综合完成后，网表信息才会生成。选择Assignments/Pins。12、为每个节点分配引脚

7、。EP4CE22F17C8器件在做QuartusII工程时必须将未分配的管脚置为三态输入。QuartusII-->Assignments-->Device…-->Device-->Device&PinOptions…-->UnusedPins-->Reserveallunusedpins:ASinputtri-stated。如未将未分配管脚置为三态输入，将可能导致主芯片或外围芯片损坏，属人为使用不当，公司将不负责。13、全局编译。Processing->StartCompilation14、下载。下载可以选择JTAG方式和AS方式（

8、JTAG下载方式把文件直接下载到FPGA里面，AS下载方式把文件下载到配置芯片里面，因此可以掉电存储）。选择Tools->Programmer，mode选择JTAG下载方式，选择AddFile，添加.sof文件（AS下载选择.pof文