EDA实验一1位全加器和四位全加器的设计.doc

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1、实验一1位全加器和四位全加器的设计一、实验目的1、掌握QuartusⅡ6.0软件使用流程。2、初步掌握VHDL的编程方法。3、掌握图形层次设计方法；4、掌握全加器原理，能进行多位加法器的设计。二、实验原理（1）一位全加器的真值表如下：aBClSumCh0000000110010100110110010101011100111111一位全加器的逻辑表达式为：sum=a^b^Cl;Ch=a&b

2、(a^b)&Cl.（2）四位加法器加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运

3、算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。三、实验连线（1）一位全加器1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPCJTAG口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、将JPLED1短路帽右插，JPLED的短路帽全部上插。3、请将JP103的短路帽全部插上，，打开实验箱电源。(2)四位加法器1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SO

4、PCJTAG口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、JPLED1短路帽右插，JPLED的短路帽全部上插。3、请将JP103的短路帽全部插上，，打开实验箱电源。四、实验代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYfulladderISPORT(A,B,C1:INSTD_LOGIC;CH,SUM:OUTSTD_LOGIC);ENDENTITYfulladder;ARCHITECTUREADOOFfulladderisSIG

5、NALAB:STD_LOGIC;BEGINSUM<=AXORBXORC1;AB<=AXORB;CH<=(AANDB)OR(ABANDC1);ENDARCHITECTUREADO;一位全加器波形如下：图4-1四位加法器波形如下：图4-2五、实验仿真过程SW1,SW2,SW3对应a,b,Cl;D101,D102分别对应sum和Ch，当结果为0时彩色LED灯熄灭，当结果为1时彩灯点亮，改变SW1,SW2,SW3的输入状态，观察实验结果。调试ok的Project文件在fulladder文件夹中，可以直接调用。引脚分配（CycloneEP2C5Q208C8

6、）：sw1-43、sw21-P44、sw3-P45、led0-P13、led1-P14、led2-P83,管脚标号a到b分别接到sw1-sw2,拨码开关上，c接显示输出LED流水灯d101。管脚标号对应的I/O如下图所示：UserAssignmentsNodeNameset_location_assignmentPIN_14-toChset_location_assignmentPIN_45-toClset_location_assignmentPIN_43-toaset_location_assignmentPIN_44-tobset_loca

7、tion_assignmentPIN_13-tosum六、实验现象拨动对应的开关，在LED流水灯上看结果。（1）一位全加器开关SW1,SW2,SW3,输出D101和D102,它们会根据开关的不同而显示亮灭。如开关均打开，D101和D102均灭，如开关SW1，SW2打开，SW3关闭，则一个灯亮，一个不亮。开关全开，灯全亮；开关都不开，灯都不亮根据真值表，验证正确。（2）四位加法器sw1-43、sw21-P44、sw3-P45、led0-P13、led1-P14、led2-P83,管脚标号a到b分别接到sw1-sw2,拨码开关上，c接显示输出LED

8、流水灯d101。七、实验小结