第4章 应用VHDL设计数字系统.ppt

第4章 应用VHDL设计数字系统.ppt

ID:48250873

大小:710.00 KB

页数:83页

时间:2020-01-18

第4章 应用VHDL设计数字系统.ppt_第1页
第4章 应用VHDL设计数字系统.ppt_第2页
第4章 应用VHDL设计数字系统.ppt_第3页
第4章 应用VHDL设计数字系统.ppt_第4页
第4章 应用VHDL设计数字系统.ppt_第5页
资源描述:

《第4章 应用VHDL设计数字系统.ppt》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、EDA技术及其应用第4章应用VHDL设计数字系统推荐参考书推荐参考书:VHDL数字电路设计教程(CiruitDesignwithVHDL),VolneiA.Pedroni著,乔庐峰王志功等译;VHDL实用教程,成电,潘松VHDL硬件描述语言的基本介绍VHDL:Very-High-Speed-Integrated-CircuitHardwareDescriptionLanguage。即超高速集成电路硬件描述语言。VHDL的功能:通过用VHDL硬件描述语言编程,从而利用PLD器件(ProgrammableLogicDevice——可编程逻辑器件,包括PAL、GAL、CPL

2、D和FPGA器件等)完成某种数字逻辑电路的设计。除了VHDL这种硬件描述语言以外,还有几种比较著名的硬件描述语言HDL(HardwareDescriptionLanguage),比如:ABEL,AHDL和VerilogHDL,其中VHDL和VerilogHDL都已成为IEEE标准,在我国和欧美得到了广泛使用。而ABEL正朝国际化标准努力,支持ABEL的开发系统比较少。AHDL是Altera公司开发的硬件描述语言。4.1多路选择器的VHDL描述4.1.1多路选择器的VHDL描述图4-1mux21a实体图4-2mux21a结构体4.1多路选择器的VHDL描述4.1.1多路

3、选择器的VHDL行为描述【例4-3】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;4.1多路选择器的VHDL描述4.1.1多路选择器的VHDL行为描述【例4-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a

4、;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;4.1多路选择器的VHDL描述4.1.1多路选择器的VHDL数据流描述【例4-2】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;de4.1多路选择器的VHDL描述4.1

5、.1多路选择器的VHDL描述图4-3mux21a功能时序波形4.1多路选择器的VHDL描述4.1.2语句结构和语法说明1.实体表达【例4-4】ENTITYe_nameISPORT(p_name_1:port_typedata_type;...p_name_n:port_typedata_type);ENDENTITYe_name;4.1多路选择器的VHDL描述4.1.2语句结构和语法说明2.实体名3.端口语句和端口信号名4.端口模式输入(IN);输出(OUT);双向模式(INOUT);缓冲(BUFFER)4.1多路选择器的VHDL描述6.结构体表达【例4-5】ARCH

6、ITECTUREarch_nameOFe_nameIS[说明语句]BEGIN(功能描述语句)ENDARCHITECTUREarch_name;5.数据类型整型INTEGER,布尔型BOOLEAN,标准逻辑型STD_LOGIC,比特型BIT,等BIT型取值为’1’或’0’,注意不能写成:1,0,这样是INTEGER型4.1多路选择器的VHDL描述7.赋值符号和数据比较符号赋值:y<=a;--硬件经过一个延迟时间后将a赋给y数据比较:a=1,a>1,a<1,a>=1,a<=1常用于条件语句:IF(a=1)THEN...--注意,()中的数据类型必须是BOOLEAN8.逻辑

7、操作符AND,OR,NOT,NAND,NOR,XOR,XNOR,只能对BIT型、BOOLLEAN型和STD_LOGIC型使用9.条件语句IF条件THEN顺序语句;ENDIF;4.1多路选择器的VHDL描述10.WHEN_ELSE条件信号赋值语句赋值目标<=表达式WHEN赋值条件ELSE表达式WHEN赋值条件ELSE...表达式;z<=aWHENp1='1'ELSEbWHENp2='1'ELSEc;4.1多路选择器的VHDL描述11.进程语句和顺序语句PROCESS(敏感信号列表)顺序语句;ENDPROCESSIF条件THEN顺序语句;ENDIF;就是

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。