vhdl与数字系统设计

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1、电子电气工程学院学生实验报告电子信息科学与技术专业13级电信班S2组姓名学号课程名VHDL与数字系统设计指导教师成绩一、实验预习实验序号2实验题目全加器的设计预习日期要求:1.实验目的;2.实验原理:3.画出实验原理图；4.实验设备；5.预习内容（该实验项目应完成内容）；6.记录表格设计一、实验目的1、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路2、掌握层次化设计的方法3、利用层次化的设计方法，设计一个8位全加器4、熟悉利用CPLD/FPGA实验开发平台进行系统设计验证。二、实验原理QuartusII中的原理图如下图所示：三、实

2、验设备硬件：FPGA实验开发板（主芯片是Altera的CycloneII系列的EP2C5Q208C8N）和PC机软件：QuartusII9.0第1页共3页要求：1.实验步骤;2.实验数据、波形、现象的记录；3.数据分析、处理(分析、讨论实验结果，说明实验结果与理论值的比较误差；讨论实验中存在的问题与解决方法。)；4.实验操作注意事项；5.实验习题；6.心得体会。一、实验步骤（一）任务一实验步骤根据下图完成1位半加器原理图输入，并对其进行仿真，最后将其生成原理图符号。（二）任务二实验步骤在任务一的基础上，完成八位全加器的原理图输入，完成编译、

3、综合、适配、仿真。（三）任务三实验步骤在任务一、任务二的基础上，完成编译、引脚锁定，下载到实验箱的FPGA芯片里。二、实验数据、波形、现象记录。二、实验报告第1页共3页　　三、数据分析、处理8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。。编译通过后，进行引脚锁定，键2、键1输入八位加数，从数码管1、2上可看到相应的输入；键8可看到相应的输入，从数码管7上看到两位相加的和，从D8显示进位情况四、实验操作注意事项按照实验步骤完成原理图输入、编译

4、，编译时要注意选择器件型号。在操作时认真学习实验的步骤，在完成软件上的操作后，连接FPGA实验开发板和PC机，检查硬件的好坏，连线是否正确，再接通电源，将软件导入。五、心得体会在这一次课外实践中，我觉得自己收获不少。实践过程中，我遇到了不少问题，但是通过对课本的理解和在网上资料的查找，以及不懈的努力，锻炼了我动手实验和独立思考的能力。 这次实践使自己的课本知识可以通过实验进行深一步认识，使得理论与实际相结合，加深自己对课本的理解，同时也锻炼了自己的分析理解能力。其次，对QuartusⅡ软件的使用也有了一个学习的过程，我学会了如何使用Quar

5、tusⅡ来制作逻辑电路图，实现逻辑电路的仿真，并对逻辑电路进行时序分析。 然而，由于时间的关系，这次实践肯定也有一些不足的地方。但是，最起码我做了一些成果出来，我体验到了这次实践的过程。相信以后我会以更加积极的态度去对待学习，认真对待每一个实验，珍惜每一分每一秒，学到最多的知识和方法，锻炼自己的能力，这个是我在实验上学到的最重要的东西，也使以后都将受益匪浅。电子电气工程学院实验报告附页第1页共3页