数字系统设计及VHDL实践 第2章

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1、第二章VHDL语言基础主讲人：徐向民单位：电子与信息学院数字系统设计及VHDL实践2.0前言2.1硬件描述语言描述2.2VHDL程序基本结构2.3VHDL程序主要构件2.4VHDL数据类型2.5运算符2.6VHDL数据对象2.7VHDL基本语句2.8测试基准2.9VHDL程序的其它构件本章目录前言什么是VHDL？VHDL－－Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage主要用于描述数字系统的结构、行为、功能和接口前言举例二路选择器传统描述方式用与门、非门、或门等具体底层器件来组成LIBRARYIEEE;U

2、SEIEEE.std_logic_1164.all;ENTITYMUX2ISPORT(d0,d1:INstd_logic;sel:INstd_logic;q:OUTstd_logic);ENDENTITY;ARCHITECTUREbehavOFMUX2ISBEGINPROCESS(d0,d1,sel)BEGINIFsel=‘0’THENq<=d0;ELSIFsel=‘1’THENq<=d1;ELSEq<=‘Z’;ENDIF;ENDPROCESS;ENDbehav;VHDL描述程序包调用实体描述结构体描述库的调用2.1硬件描述语言特点VHDL特点1.系统硬件描述能力强2．与器件

3、无关，与工艺无关3．IEEE工业标准4．方法灵活，技术齐全5．可读性好VHDL具有硬件特征，而且是并行执行方式。2.2VHDL程序基本结构VHDL程序库的调用程序包的调用实体描述结构体描述LIBRARYIEEE;USEIEEE.std_logic_1164.all;ENTITYMUX2ISPORT(d0,d1:INstd_logic;sel:INstd_logic;q:OUTstd_logic);ENDENTITY;ARCHITECTUREbehavOFMUX2ISBEGINPROCESS(d0,d1,sel)BEGINIFsel=‘0’THENq<=d0;ELSIFsel=

4、‘1’THENq<=d1;ELSEq<=‘Z’;ENDIF;ENDPROCESS;ENDbehav;用于说明设计系统的外部接口信息，具有唯一性描述相应实体的行为、功能或电路结构2.3VHDL程序主要构件1.库库(Library)是编译后数据的集合。常用的库有IEEE库、STD库、WORK库。Example：LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;USEIEEE.std_logic_unsigned.ALL;使IEEE库可见调用IEEE库中的程序包2.3VHDL程序主要构件2.实体实体（ENTITY）包括实体名、类属参数说明、端口说明三部分

5、组成。格式：ENTITY实体名IS[类属参数说明]；[端口说明]；END[ENTITY][实体名]；通常用于说明静态信息GENERIC（常数名：数据类型：＝设定值）；提供外部接口信息PORT(端口名：端口方向数据类型)；不能以数字开头，尽可能表达功能上的含义2.3VHDL程序主要构件端口方向：IN输入OUT输出INOUT双向BUFFER输出缓冲注意：IN不能被赋值；OUT不能作为赋值内容；INOUT和BUFFER不受限制ENTITYmy_designISPORT(d:INstd_logic_vector(15DOWNTO0);clk,reset,oe:INstd_logic;

6、q:OUTstd_logic_vector(15DOWNTO0);ad:INOUTstd_logic_vector(15DOWNTO0);int:BUFFERstd_logic;as:OUTstd_logic);ENDmy_design;Example：请写出实体描述2.3VHDL程序主要构件3.结构体结构体（ARCHITECTURE）是设计实体的具体描述，指明设计实体的具体行为、所用元件及连接关系。由定义说明和具体功能描述两部分组成。格式：ARCHITECTURE结构体名OF实体号名IS[定义语句]信号（signal）；常数（constant）；数据类型（type）；函数（

7、function）；元件（component）等；BEGIN[并行处理语句]；END结构体名；注意：定义语句只对本结构体有效。结构体名应有明确意义并行处理是VHDL的特点2.3VHDL程序主要构件Example：半加器LibraryIEEE;Useieee.std_logic_1164.all;Entityhalf_adderisport(X,Y:inbit;sum,carry:outbit);endhalf_adder;Architecturedataflowofhalf_adderisbegin--