基于VerilogHDL的通信系统设计 第7章 RS编译码系统设计

《基于VerilogHDL的通信系统设计 第7章 RS编译码系统设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、第7章RS编译码系统设计基于VerilogHDL的通信系统设计基于VerilogHDL的通信系统设计自从香农（C.E.Shannon）提出信道编码定理以来，信道编码成为一种常见的消除或者降低信息传输错误概率的方法。经过半个多世纪的发展，信道编码技术日趋完善，种类更加丰富。对于现代通信系统而言，可靠通信是至关重要的，尤其对于信道质量较差的无线信道，采用合理的信道编码方式势在必行。本章在介绍了信道编码相关理论的基础上对常见的几种信道编码技术加以讲解，最后重点对一种目前在光纤通信系统中最常用的编码方式RS码做了详细介绍，同时给出了RS（32，19）码

2、编译码器的VerilogHDL实现。基于VerilogHDL的通信系统设计7-1信道编码原理本节首先介绍通道香农定理，在此基础上给出典型的通信系统模型，最后简单的介绍常见的几种差错控制方法，对信道编码做了重点的讲解。7-1-1通道香农定理1948年，香农在一篇《通过有噪传输通道实现可靠通信》论文中证明得出了保证有噪系统可靠通信的条件，在这具有里程碑式的论文中提出了著名的香农第二定理。“在有噪系统中，只要信息传输速率低于信道容量，通过对信息适当进行编码，可以在不牺牲信息传输或存储速率的情况下，将有噪通道或存储媒质引入的差错控制到任意低的程度”。这

3、就是香农第二定理。基于VerilogHDL的通信系统设计7-1-2数字通信系统的组成如图7-1所示，信源即信息发送的源。图7-1数字通信系统框图基于VerilogHDL的通信系统设计7-1-3差错控制系统分类和信道编码的简介由于在信道中存在一定的噪声和衰减，这些来自外界的干扰都会对传输的信息引入失真。当接收到信号中出现了错误时，可以用如下三种方式来进行差错控制。重传回馈方式ARQ。前向纠错方式FEC。混合纠错方式HEC。基于VerilogHDL的通信系统设计7-2线性分组码7-2-1几种常见的线性分组码线性分组码顾名思义就是将信息序列按照信心分

4、组来进行编码，而生成的监督位和信位之间满足严格的线性规律。常见的（n，k）线性分组码，是把信息流以k个码元分成一组，通过线性变换映像成n个码元组成的码字。7-2-2编码应用下面给出一个具体的编码实例。例：对于RS（7，3）码，利用3个信息符号得到的长度为7的编码，码元符号取自有限域GF(23)，即m=3。域GF(23)所对应的本原多，RS码的生成多项式为假设输入符号为[406]，则信息段多项式为。项式为。。基于VerilogHDL的通信系统设计7-3RS码的编译码器设计里德-所罗门（Reed-Solomon）码是一类具有很强纠错能力的多进制BC

5、H码。这种码字最早是由IrvingS.Reed和GustaveSolomom提出的，故简称RS码以纪念其发明者。RS码已经广泛应用于数字通信和存储系统中，以进行差错控制，下面重点介绍RS码的编译码原理以及VerilogHDL实现。7-3-1RS码编码系统的VerilogHDL实现本节重点介绍RS(31，19)的编码原理，及其“VerilogHDL”实现。这种码字属于GF(25)域。GF(25)域所对应的本原多项式为，基于VerilogHDL的通信系统设计7-3-2RS码译系统的“VerilogHDL”实现本节重点讲解RS码的解碼过程以及RS（3

6、1，19）译码器的“VerilogHDL”实现。RS译码算法分为时域译码、变换域译码以及软译码。变换域译码和软译码若用硬件来实现过于复杂，耗费的硬件资源过大，适合用于软件实现。时域译码算法具有快速，资源耗费少，控制电路小等优点。下面重点讲解各个译码步骤的实现原理和实现方法。伴随式计算电路的设计实现。关键方程求解电路的设计实现。钱氏搜索和“Forney”算法电路设计实现。RS（31，19）译码器的设计实现。基于VerilogHDL的通信系统设计7-4本章小结本章首先从信道编码的概念入手，然后进一步介绍了几种不同的线性分组码的原理。在此基础上重点讲

7、解了一种在通信系统中常用的编码方式——RS码，给出了该码字的编码译码电路结构，并且对RS（31，19）编译码器进行了VerilogHDL实现。这种RS（31，19）的VerilogHDL实现较为复杂，具有很强的工程应用背景，需要细心研究。