基于VerilogHDL的通信系统设计 第12章 实验设计指导

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1、基于VerilogHDL的通信系统设计第12章实验设计指导基于VerilogHDL的通信系统设计实验作为一种重要的学习方式是读者迅速掌握知识的快捷方式。本章重点介绍了10个实验，包括：实验一，基本组合和时序逻辑电路设计。实验二，采用分布式算法FIR滤波器设计。实验三，MASK调制器设计。实验四，函数发生器设计。实验五，PCM采编器设计。实验六，循环码编译码器设计。实验七，FFT碟形运算单元设计。实验八，数字相关器设计。实验九，集中插入式帧同步器设计。实验十，多路信号复用的基带系统设计。基于VerilogHDL的通信系

2、统设计12-1实验一基本组合和时序逻辑电路设计12-1-1实验目的掌握EDA的设计流程和VerilogHDL。掌握最基本的数字逻辑电路的知识，并对一些常用的逻辑电路进行实现，逐步形成建模的思想和方法。12-1-2实验原理常用的最基本数字电路模块是数字通信系统中不可缺少的基本组成部分。一个数字信号的处理系统，都包含了许许多多的逻辑电路。一般逻辑电路大致分为两大类：组合逻辑电路。时序逻辑电路。基于VerilogHDL的通信系统设计12-1-3实验内容设计一些常用的基本数字逻辑电路，可以从组合逻辑电路和时序逻辑电路中各选两

3、个经典电路进行实现，熟悉建模的步骤，思想和方法。12-1-4实验步骤完成组合逻辑电路设计及仿真：2路选择器、3/8译码器、数据比较器。完成时序逻辑电路设计及仿真：D触发器、32bits计数器、8分频器。基于VerilogHDL的通信系统设计12-1-5实验总结报告要求给出编写的各个程序的仿真波形图，如果有真值表要对应给出。将实验代码以及仿真结果附于报告中。实验收获和改进建议。12-2实验二采用分布式算法FIR滤波器设计12-2-1实验目的掌握EDA的设计流程和VerilogHDL。掌握滤波器的原理、结构、设计方法及其

4、FPGA实现。基于VerilogHDL的通信系统设计12-2-2实验原理有限脉冲响应（FIR）滤波器由有限个采样值组成，并且在每个采样时刻完成有限个卷积运算，其幅度特性设计灵活，同时还可保证精确、严格的相位特性。在设计高阶的FIR滤波器时，还可以通过FFT来计算卷积，从而极大的提高运算效率。12-2-3实验内容实现一个8阶的对称系数的FIR滤波器，要求滤波器的输入位宽为12bits。基于VerilogHDL的通信系统设计12-2-4实验步骤将8阶对称系数的FIR滤波器利用分布式算法进行分解，先把相同系数对应的数据相加

5、，输入到D/A滤波器的数据经过符号扩展变成13bits，这样就可以看成一个4阶的FIR滤波器。对于4阶FIR滤波器可以利用第5章介绍过的FIR滤波器设计方法实现。采用小的LUT（查找表）方法实现8阶对称系数的FIR滤波器。12-2-5实验总结报告要求给出系统的顶层逻辑框图，各个模块的仿真波形。给出FPGA资源利用情况。将注释的实验代码附于报告中。实验收获和改进建议。基于VerilogHDL的通信系统设计12-3实验三MASK调制器设计12-3-1实验目的掌握EDA的设计流程和VerilogHDL。掌握多进制数字系统的

6、调制与解调的原理，并在此基础上实现MASK调制电路的Verilog设计。基于VerilogHDL的通信系统设计12-3-2实验原理其调制原理图如图12-2所示。图12-2MASK调制原理方框图基于VerilogHDL的通信系统设计12-3-3实验内容实现一个4进制的数字振幅调制器的设计。程序不需要包含D/A模块，但是要求能够熟练设计如下模块，串/并转换模块和ASK调制器模块。12-3-4实验步骤设计4bits的串并转换模块。设计译码模块完成4bits并行数据到8bits的DAC数据的转换。根据ASK调制原理，对8bi

7、ts的DAC数据进行ASK调制。基于VerilogHDL的通信系统设计12-3-5实验总结报告要求给出系统的顶层逻辑图，编写的各个模块的仿真波形。给出FPGA资源利用情况。将注释的实验代码以及仿真结果附于报告中。实验收获和改进建议。基于VerilogHDL的通信系统设计12-4-2实验原理利用直接数字频率合成（DDS）方法实现函数发生器，可以合成正余弦波、三角波、锯齿波或方波。DDS的基本思想是从相位累加的概念出发直接合成所需要波形的一种新的频率合成技术。以正弦波信号发生器为例，介绍利用DDS技术产生的不同频率的正弦

8、、余弦波形，而且可以控制其初始相位和信号幅度。12-4-3实验内容利用DDS设计一个分辨率为0.1Hz，时钟频率为50MHz，输出频率为15MHz的函数发生器，可以产生正（余）弦波信号。12-4实验四函数发生器设计12-4-1实验目的掌握EDA的设计流程和VerilogHDL。掌握DDS原理及其FPGA实现方法。基于VerilogHDL的通信系