基于VerilogHDL的通信系统设计 第4章 简单逻辑电路实现

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1、第4章简单逻辑电路实现第2部分实践篇基于VerilogHDL的通信系统设计基于VerilogHDL的通信系统设计常用的最基本数字电路模块是数字通信系统中不可缺少的基本组成部分。一个数字信号的处理系统，都包含了许许多多的逻辑电路。一般逻辑电路大致分为两大类：组合逻辑电路和时序逻辑电路。在组合逻辑电路中，任何一个时刻的输出信号仅取决于当前的输入信号。而在时序逻辑电路中，任何时刻的输出信号不仅取决于当前的输入信号，而且还取决于电路原来的工作状态，即与以前的输入信号及输出也有关系。本章主要介绍常用的基本组合逻辑电路和时序逻辑电路的设计。本章内容是学习基于Ve

2、rilogHDL通信系统实现的前提和基础，希望读者引起足够重视。基于VerilogHDL的通信系统设计4-1简单组合逻辑电路的VerilogHDL实现组合逻辑电路是一种在任何时刻的输出仅取决于当时输入信号的逻辑电路。常用的组合逻辑电路主要有：编码器、译码器、数据选择器、半加器、全加器等。4-1-1基本门电路在VerilogHDL中，内置了一些基本门原语，很好的实现了基本门电路的设计。设计人员在设计模块时，直接调用这些模块即可，而不需要自己设计这些模块。但是，在调用的过程中，要注意其调用的格式。内置门原语主要有：“与”（and）、“或”（or）、“异或

3、”（xor）等。用这些原语可以设计比较复杂的组合电路。基于VerilogHDL的通信系统设计4-1-2译码器译码器的功能是将输入的二进制代码翻译成对应的高低电平信号。一般译码器属于一种多输入、多输出的电路。但是输出埠的数目比输入的要多，主要是将输入编码转化成输出编码。在此转换过程中，输入和输出一一对应，即每一种输入码字产生与之对应的唯一的一个输出码字。译码器有三个埠：输入码字埠、使能埠和输出码字埠。4-1-3数据选择器在多路数据传送过程中，有时需要将多路数据中任一路信号挑选出来，完成这种功能的逻辑电路称为数据选择器。下面以8选1数据选择器为例，介绍数

4、据选择器的VerilogHDL描述，其主要有使能输入、选择输入和数据输出三个端口，当使能信号en有效时，8选1数据选择器的选择数据口“data_in”负责选择“ram”中存储的需要的数据，最后将结果输出到输出埠“data_out”。基于VerilogHDL的通信系统设计4-1-4半加器加法是数字系统中最常见的算术运算，而加法器是一种实现加法运算的逻辑电路。最简单的是半加器。半加器的功能是：实现两个输入数据的相加运算，不带进位输入。其电路结构框图如图4-5所示。图4-5半加器的结构框图基于VerilogHDL的通信系统设计4-1-5全加器全加器与半加器

5、的区别是：全加器有三个输入埠，其中，有两个输入埠和半加器相同，唯一不同的是增加了低位二进制数相加输出到本位的进位信号。全加器可以通过真值表化简获得输入信号和输出信号的逻辑表达式，利用基本门电路实现；可以通过半加器的级联方式实现，本例采用半加器的级联实现全加器的功能。基于VerilogHDL的通信系统设计4-2简单时序逻辑的VerilogHDl实现时序逻辑电路简称为时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。时序逻辑电路中必须含有具有记忆能力的内存件，任意时刻的输出信号不仅和当时的输入信号有关，而且还与原来状态有关。时序逻辑电路由组合

6、逻辑电路和内存电路两部分组成。内存件的种类很多，如触发器、延迟线、磁性器件等，而触发器是时序电路的基本组成单元。基于VerilogHDL的通信系统设计4-2-1D触发器在数字系统中，常常要存储一些数字信息。触发器具有记忆功能、能存储数字信息的最常用的一种基本单元电路。由两个门电路交叉耦合构成的基本触发器，只要输入信号发生变化，触发器状态就会根据其逻辑功能发生相应的变化。但是在实际应用当中，电路状态的变化是在一定的时钟周期驱动下而改变的，即输出状态是以触发器的输入作为状态转移的条件，如果只是输入的变化，而时钟信号无效，输出是不会发生状态转移的，输入的变

7、化只是状态变化的一个必备条件，最终输出状态的转移是在始终信号的作用下发生的。为此，在基本触发器的基础上加上触发器导引电路，构成时钟控制的触发器。经常使用的是钟控D触发器和钟控J-K触发器。基于VerilogHDL的通信系统设计4-2-2R-S触发器由四个集成门构成的电位触发方式的钟控触发器，在约定电平器件对输入激励信号均敏感，从而造成在某些条件下产生多次的翻转现象。避免多次翻转的方法之一，就是采用具有存储功能的触发导引电路，主从结构式的触发器就是这类触发器。4-2-3J-K触发器主从式J_K触发器可以看做是主从式R-S触发器的改进，解决了在R-S触发

8、器中当R端和S端同时有效时，R-S触发器并没有做出定义的问题，即在R-S触发器中，R和S同时为1时，输出是不