Verilog设计入门

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1、第3章Verilog设计入门主要内容3.1组合电路的Verilog描述3.2时序模块及其Verilog表述3.3二进制计数器及其Verilog设计Verilog概述什么是VerilogHDL?VerilogHDL(HardwareDiscriptionLanguage)是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。Verilog的历史最初是于1983年由GatewayDesignAutomation公司(后被Cadence收购)为其模拟器产品开发的硬件建模语言1990年，Cadence公司成立OVI(OpenVerilogInternationa

2、l)组织来负责推广Verilog1995年，IEEE制定了VerilogHDL标准，即IEEEStd1364-1995Verilog与VHDL目前，设计者使用Verilog和VHDL的情况美国：Verilog:60%,VHDL:40%台湾：Verilog:50%,VHDL:50%3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述absy3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述端口在模块名字后的括号中列出端口等价于硬件的引脚(p

3、in)端口可以说明为input,output及inoutmodule是层次化设计的基本构件模块内部的逻辑功能和电路结构Assign关键字引导的赋值语句标示符module(模块)module能够表示：物理块，如IC或ASIC单元逻辑块，如一个CPU设计的ALU部分整个系统每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。module是层次化设计的基本构件逻辑描述放在module内部模块端口(moduleports)端口在模块名字后的括号中列出端口可以说明为input,output及inout端口等价于硬件

4、的引脚(pin)注意模块的名称DFF，端口列表及说明模块通过端口与外部通信赋值语句条件操作符关键字赋值语句和条件操作符条件运算符三目运算符信号=条件？表达式1：表达式2条件运算符为？：用法：当条件为真，信号取表达式1的值；为假，则取表达式2的值。关键字关键字——事先定义好的确认符，用来组织语言结构；或者用于定义VerilogHDL提供的门元件（如and，not，or，buf）。用小写字母定义！——如always，assign，begin，case，casex，else，end，for，function，if，input，output，repeat，table，time，while

5、，wire。用户程序中的变量、节点等名称不能与关键字同名！VerilogHDL关键字edgeelseendendcaseendfunctionendprimitiveendmoduleendspecifyendtableendtaskeventforforceforeverforkfunctionhighz0highz1ififnoneinitialinoutinputintegerjoinlargemacromodulemediummodulenandnegedgenornotnotif0notif1nmosoroutputparameterpmosposedgeprimiti

6、vepulldownpulluppull0pull1andalwaysassignbeginbufbufif0bufif1casecasexcasezcmosdeassigndefaultdefparamdisableVerilogHDL关键字（续）tri0tri1vectoredwaitwandweak0weak1whilewireworxnorxorrcmosrealrealtimeregreleaserepeatrnmosrpmosrtranrtranif0rtranif1scalaredsmallspecifyspecparamstrengthstrong0strong1

7、supply0supply1tabletasktrantranif0tranif1timetritriandtriortrireg标识符所谓标识别符就是用户为程序描述中的Verilog对象所起的名字。标识符必须以英语字母（a-z,A-Z）起头，或者用下横线符（_）起头。其中可以包含数字、$符和下横线符。标识符最长可以达到1023个字符。模块名、端口名和实例名都是标识符。Verilog语言是大小写敏感的，因此sel和SEL是两个不同的标识符。合法和非法标识符shift_reg_ab