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时间:2020-03-27
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1、第3章Verilog设计入门3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述1)关键字moduleendmodule引导的完整的电路模块描述。2)标识符MUX21a是用户自定义电路名,有其命名规则。3)端口表的表述。5)关键字assign引导的赋值语句,条件语句的表述。4)关键字inputoutput描述电路外部端口的信号类型和流动方向。3.1组合电路的Verilog描述3.1.12选
2、1多路选择器及其Verilog描述1.模块表达2.端口语句、端口信号名和端口模式3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3.赋值语句和条件操作符4.关键字5.标识符6.规范的程序书写格式7.文件取名和存盘第3章Verilog设计入门本次课程的学习要点进一步掌握Verilog语言的语法特点:wire和reg数据(信号)类型;always@引导的过程语句结构和assign引导的并行语句;case语句;阻塞式赋值“=”和非阻塞式赋值“<=”;If_else语句;V
3、erilog中的数字表达、并位操作及操作符的使用,包括逻辑操作符、等式操作符、算术操作符;顶层文件的概念和例化语句的使用。3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式1.reg型变量类型定义Verilog常用两种信号类型:wire和reg类型1)信号类型定义:3.1组合电路的Verilog描述3
4、.1.24选1多路选择器及其case语句表述方式2)范围:3)特殊使用可定义为wire类型的信号包括:所有输入信号、assign引导的连续赋值语句的输出信号、实体元件例化中的输出信号、assign语句中需要的端口以外的连线信号。可定义为reg类型的信号包括:always引导的块语句中被赋值的信号、时序逻辑电路中需要的寄存器类型变量。以下两条语句:可简化为:3.1组合电路的Verilog描述3.1.34选1多路选择器及其数据流描述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其ca
5、se语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式2.always@引导的过程语句结构1)两类语句一般表述2)两类语句的特点always@引导的过程语句的特点:引导由begin和end扩起来的多条语句块,形成语句块;块中各语句顺序执行;块语句中被赋值的变量必须为reg类型。Verilog常用两种语句结构:always@和assign3.1组合电路的Verilog描述assign连续赋值语句的特点:只能引导一条语句,多条语句要用多个assign引导;并
6、行性,当驱动表达式中的变量发生变化时,语句才被执行,否则不执行;assign引导的语句中的所有信号为wire型;同一目标变量名不允许有多个驱动源,例如以下表达方式不允许:3.1.24选1多路选择器及其case语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式5.并位操作和数字表达4’b0010=4’B0010,表示00103’o5=3’O5=3’b101,表示1014’h
7、A=4’HA=4’b1010,表示10104’d9=4’D9=4’b1001,表示10013.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式4.case条件语句和4种逻辑状态注意:1)表达式取值必须在case以下列出的取值范围内,且数据类型匹配;2)允许case以下列出的多个值同时满足表达式,执行最先满足表达式的分支项;3)default的使用。3.1组合电路的Verilog描述两种过程赋值操作:(1)阻塞式赋值“=”:语句执行结束,右侧表达式的值立刻赋给左侧目标变
8、量。(2)非阻塞式赋值“<=”:对于always引导的块语句中含有多条阻塞式赋值语句时,当执行某一条语句时,其它语句不允许执行,被阻塞了,具有顺序执行的特点。对于always引导的块语句中含有多条非阻塞式赋值语句时,当执行某一条语句时,对于块中的其它语句的执行不被阻塞,可以理解为并行执行,但是块中所有信号的赋值是在块语句结束时同时进行的。3.1.24选1多路选择器及其case语句表述方式6.赋值操作符“<=”,只能用于顺序语句,不能用于assign引导的并行语句3.1
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