Verilog设计入门.ppt

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1、标识符VerilogHDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：CountCOUNT//与Count不同。VerilogHDL定义了一系列保留字，叫做关键词，它仅用于某些上下文中。注意只有小写的关键词才是保留字。例如，标识符always(这是个关键词)与标识符ALWAYS(非关键词)是不同的。注释在VerilogHDL中有两种形式的注释。/*第一种形式:可以扩展至多行*///第二种形式:在本行结束。格式VerilogHDL是自

2、由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。initialbeginTop=3'b001;#2Top=3'b011;end和下面的指令一样:initialbeginTop=3'b001;#2Top=3'b011;endVerilogHDL有下列四种基本的值：1)0：逻辑0或“假”2)1：逻辑1或“真”3)x：未知4)z：高阻x值和z值都是不分大小写的，也就是说，值0x1z与值0X1Z相同。整数格式[size]'basevaluesize定义以位计的常量的位长；base为o或O（表示八进制），b或B（表

3、示二进制），d或D（表示十进制），h或H（表示十六进制）之一；value是基于base的值的数字序列。值x和z以及十六进制中的a到f不区分大小写。5'O375位八进制数4'D24位十进制数4'B1x_014位二进制数7'Hx7位x(扩展的x),即xxxxxxx4'hZ4位z(扩展的z),即zzzz4'd-4非法：数值不能为负8'h2A在位长和字符之间,以及基数和数值之间允许出现空格3‘b001非法:`和基数b之间不允许出现空格(2+3)'b10非法:位长不能够为表达式基数格式计数形式的数通常为无符号数。这种形式的整型数的长度定义是可选的。如果没有定义一个整数型的长度，数的

4、长度为相应值中定义的位数。下面是两个例子：'o7219位八进制数'hAF8位十六进制数如果定义的长度比为常量指定的长度长，通常在左边填0补位。10'b10左边添0占位,10'b0000000010但是如果数最左边一位为x或z，就相应地用x或z在左边补位。例如：10'bx0x1左边添x占位,10'bxxxxxxx0x1如果长度定义得更小，那么最左边的位相应地被截断。例如：3'b1001_0011与3'b011相等5'H0FFF与5'H1F相等两大类数据类型。1)线网类型。nettype表示Verilog结构化元件间的物理连线。它的值由驱动元件的值决定，例如连续赋值或门的输出

5、。如果没有驱动元件连接到线网，线网的缺省值为z。2)寄存器类型。registertype表示一个抽象的数据存储单元，它只能在always语句和initial语句中被赋值，并且它的值从一个赋值到另一个赋值被保存下来。寄存器类型的变量具有x的缺省值。简单的线网类型说明语法为：net_kind[msb:lsb]net1,net2,...net_kind是上述线网类型的一种。msb和lsb是用于定义线网范围的常量表达式；范围定义是可选的；如果没有定义范围，缺省的线网类型为1位。下面是线网类型说明实例。wireRdy,Start;//2个1位的连线。wand[2:0]Addr;//

6、Addr是3位。