Verilog设计入门

Verilog设计入门

ID:37956779

大小:5.01 MB

页数:74页

时间:2019-06-03

Verilog设计入门_第1页
Verilog设计入门_第2页
Verilog设计入门_第3页
Verilog设计入门_第4页
Verilog设计入门_第5页
资源描述:

《Verilog设计入门》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、第3章Verilog设计入门3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述逻辑元件符号表示3.1.12选1多路选择器及其Verilog描述3.1.12选1多路选择器及其Verilog描述1.模块表达2.端口语句、端口信号名和端口模式3.1.12选1多路选择器及其Verilog描述3.赋值语句和条件操作符4.关键字5.标识符6.规范的程序书写格式7.文件取名和存盘3.1组合电路的Verilog描述3.1.12选1

2、多路选择器及其Verilog描述练习1在下面空格处填上适当的符合,使其成为右边的Verilog模块____muxtwo(out,__,__,__);input__,__,__;a____out;regout;boutslmuxtwoalways@(sloraorb)if(!sl)out=a;elseout=b;图2.1二选一多路器____练习2:写出描述下列电路的verilog程序(使用assign)3.1.24选1多路选择器及其case语句表述方式3.1.24选1多路选择器及其case语句表述方式3.1.24选1多路选择器

3、及其case语句表述方式1.reg型变量定义2.过程语句3.1.24选1多路选择器及其case语句表述方式3.块语句begin_end4.case条件语句和4种逻辑状态3.1.24选1多路选择器及其case语句表述方式5.并位操作和数字表达数字表达常量数字的表达方式<位宽><进制><数字>例:8’b101011008’ha2,4’b1010,3’d5位宽默认(32)位,进制默认(十进制)常量x和z值-x表示不定值,z表示高阻,z也写作?例:4’b10x0----低位起第2位为不定值4’b101z----低位起第1位为高阻

4、值12’dz----12’bzzzz_zzzz_zzzz12’d?----12’b????_????_????8’h4x----8’b0100_xxxx常量下画线-下画线可以提高程序的可读性,只能用在具体的数字之间。例:16’b1010_1011_1111_1010//合法8’b_0011_1010//非法格式3.1.24选1多路选择器及其case语句表述方式练习3写出2选1多路选择器Verilog描述(用always结构,case语句)3.1.34选1多路选择器及其数据流描述方式1.按位逻辑操作符位运算符位运算符(&,

5、

6、,~,^,^~)-位运算符将两个操作数对应位进行运算例:4’1011&4’b1100=4’b10004’1011

7、4’b1100=4’b11114’1011^4’b1100=4’b0111~4’1011=4’b0100~1’b0=1’b12.等式操作符等式运算符(==)和(!=)不比较x和z位(===)和(!==)将x和z当确定值进行比较例:(3==4)=0;(3!=4)=1;(4’b1010==4’b1010)=1;(4’b0z1x===4’b0z1x)=1;(4’b0z1x==4’b0z1x)=0;3.assign连续

8、赋值语句4.wire定义网线型变量5.注释符号:对一行注释:对一段注释练习2:用verilog描述下列电路dcf复习3.1.12选1多路选择器及其Verilog描述2选1多路选择器及其Verilog描述(复习)4选1多路选择器及其case语句表述方式4选1多路选择器及其case语句表述方式3.1.44选1多路选择器及其if语句描述方式1.if_else条件语句2.过程赋值语句(1)阻塞式赋值=(2)非阻塞式赋值<=3.数据表示方式If…else条件语句的三种结构if(表达式)语句1;If(表达式)else语句;语句2;例:

9、if(a>b)例:if(a>b)out1=int1;out1=int1;elseout1=int1;if(表达式1)语句1;elseif(表达式2)语句2;elseif(表达式3)语句3;…else语句n;表达式中的值为0,x,z,按假处理;若有多个操作语句,需用关键字beginend.if语句可以嵌套,需注意配对关系练习:用Verilog描述下面译码器(ifelse语句)3.1.5加法器及其Verilog描述1.半加器描述3.1.5加法器及其Verilog描述1.半加器描述(1)a^b;思考:还有几种描述半加器的方法

10、?1.半加器描述(2)练习:case语句改成ifelse语句1.半加器描述(3)或门的描述注意:半加器和或门模块可供高层调用。2.全加器顶层文件设计和例化语句2.全加器顶层文件verilog描述元件例化元件例化语句一般格式:<模块元件名><例化元件名>(.例化元件端口(外接端

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。