第1章verilog设计入门

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1、第3章Verilog设计入门3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述模块名端口表描述端口情况和各信号的性质描述模块内部的逻辑功能和电路结构3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述1．模块表达2．端口语句、端口信号名和端口模式数字、中文、库中已有的关键词或元件和数字起头的模块名非法Verilog中，所有关键词必须小写标识符对大小写敏感单逻辑位，或标量位多信号端口或总线端口output[3:0]C,D;表示定义了两个4位位宽的

2、矢量或总线端口信号C[3:0],D[3:0].例如对于C[3:0],等于定义了四个单个位的输出信号，他们分别是C[3],C[2],C[1],C[0].Verilog的端口模式有三种：1、input：输入端口。定义的通道为单向只读模式，即规定数据只能由此端口被读入模块实体中。2、output：输出端口。定义的通道为单向输出模式，即规定数据只能通过此端口从模块实体向外流出，或者说可以将模块中的数据向此端口赋值。3、inout：双向端口。定义的通道确定为输入输出双向端口，即从内部看，可以对此端口进行赋值，或通过此端口读入外部数据信息；从外部端口看，信号即可由此端口流出，也可向此端口输入信号，

3、如RAM的数据口、单片机的I/O口等。3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3．赋值语句和条件操作符关键词assign可以引导不同形式的赋值语句Assigny=(s?a:b)是条件赋值语句，此语句使用了条件操作符“？：”当条件表达式的计算值为真（1）时，选择并计算表达式1的值，否则选择并计算表达式2的值。4．关键字多数Verilog编辑器都是关键字敏感型的，会以特定颜色表示。5．标识符设计者自定义的词语，用于标识不同名称。6．规范的程序书写格式Verilog格式要求很宽松，可以一行写多条语句，也可分行写。不过要养成良好的书写习惯。7．文件取名

4、和存盘文件名应该与改程序的模块名一致，后缀名是v，如MUX21a.v。文件名区分大小写。3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式1．reg型变量定义reg定义寄存器变量或称寄存器数据类型的变量。如果没有在模块中显示的定义信号的类型，默认定义为wire型—网线型。PS:输入或双向信号不能定义为寄存器型信号类型。2．过程语句Always@引导顺序语句规定必须的reg类型变量。它总是

5、和其它相关语句一起构成一个语法规则的程序块。表中的敏感信号表述方式有多种：（1）用or连接所有敏感信号。表中所有信号都是逻辑或的关系，当其中任何一个信号发生变化时，都将启动过程语句的执行。（2）用逗号区分或连接所有敏感信号。（3）省略形式。（*）或always@*一个模块中可以包含任意个过程语句结构，所有的过程语句都属于并行语句，而任一过程引导的语句都是顺序语句；过程结构又是一个不断重复运行的模块，只要敏感信号变化，就启动执行。3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式3．块语句begin_endbegin_end本身没有什么功能，只限于在al

6、ways@引导的过程语句使用，通常用来组合顺序语句，故称为顺序块。若某一语句结构中仅包含一条语句，且无需定义局部变量时，则块语句被默认使用；若含多条语句，包括语句结构，如case语句，也包含有局部变量定义的单条语句，则必须使用begin_end把他们括起来。PS:[:块名]可以省略4．case条件语句和4种逻辑状态case语句属于最常用的可综合顺序语句，必须放在过程语句中使用。首先计算出表达式中的值，然后根据以下条件语句中与之相同的值，执行对应的语句。PS:表达式的值必须和列出的数据类型匹配。允许多个分支同时满足表达式的情况存在，这时执行最先满足的分支项，然后跳出case语句除非所有条

7、件语句中的选择取值能完全覆盖case语句中表达式的取值，否则最末一个条件语句必须加上default.3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式5．并位操作和数字表达并位操作可以嵌套使用，用于简化某些重复表述。B,O,H,D代表2、8、16和10进制，不分大小写。Verilog中有4种基本数值：0、1、z、x。Z高阻态，高阻态可用“？”代替；x不确定。Z、x大小写不分。3.1组合电路的Verilog描述3