时序逻辑电路分析与设计

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1、时序逻辑电路分析与设计(II)孙卫强1内容提要时序逻辑电路的分类时序电路的分析方法同步时序电路的分析方法异步时序电路的分析方法常用的时序逻辑电路计数器寄存器和移位寄存器序列脉冲发生器序列信号发生器时序逻辑电路的设计方法同步时序电路设计异步时序电路设计计数器(Counters)用基本逻辑门和触发器构成的计数器异步计数器(9-1)同步计数器(9-2)加法/减法计数器(9-3)集成触发器集成异步4比特二进制计数器集成同步4比特二进制计数器集成触发器的级联用分立元件构成的计数器2bit异步计数器，0-3计数3bit异步计数器，0-7计数简单的计数器，完成2N个状态的

2、循环计数其中N为计数器中触发器的数量。希望得到非2N个状态的计数器时…CLR：异步复位端，可以不受时钟限制，异步地将触发器复位（清零）希望得到非2N个状态的计数器时…电路从0000(Q3Q2Q1Q0)开始0000希望得到非2N个状态的计数器时…电路从0000(Q3Q2Q1Q0)开始1000希望得到非2N个状态的计数器时…电路从0000(Q3Q2Q1Q0)开始0100希望得到非2N个状态的计数器时…电路从0000(Q3Q2Q1Q0)开始1100希望得到非2N个状态的计数器时…电路从0000(Q3Q2Q1Q0)开始0010希望得到非2N个状态的计数器时…电路从000

3、0(Q3Q2Q1Q0)开始01010000当计数到1010时，所有触发器被复位。希望得到非2N个状态的计数器时…电路从0000(Q3Q2Q1Q0)开始0000当计数到1010时，所有触发器被复位。希望得到非2N个状态的计数器时…复位信号把所有触发器清零，计数器重新从0000开始计数。1001毛刺,glitch另一个截断(Truncated)的计数序列↑异步的模12计数器任意小于16进制的异步计数器如何得到？计数器(Counters)用基本逻辑门和触发器构成的计数器异步计数器(9-1)同步计数器(9-2)加法/减法计数器(9-3)集成触发器集成异步4比特二进制计数

4、器集成同步4比特二进制计数器集成触发器的级联同步计数器－分析方法I同步计数器写出激励方程写出次态方程写出输出方程得到状态转移表画出状态转移图画出时序图J0=1K0＝1J1=Q0K1＝Q0Q0N+1=Q0’Q1N+1=Q0’Q1+Q0Q1’Q1Q0Q1N+1Q0N+10001011010111100更加复杂的同步计数器↑每来一个时钟翻一次↑Q0翻到1翻一次↑Q0Q1均翻到1翻一次Q0Q1Q2均翻到1翻一次↑请注意和二进制加法的关系！把一个四位二进制数每次加1，则：◎末位（最低位）每次都翻转◎高位只有在低位全为1时，才翻转思考：用相同的思路如何得到同步减法计数器？计

5、数器(Counters)用基本逻辑门和触发器构成的计数器异步计数器(9-1)同步计数器(9-2)加法/减法计数器(9-3)集成触发器集成异步4比特二进制计数器集成同步4比特二进制计数器集成触发器的级联加法/减法计数器由输入来控制计数器向上/向下计数，即加法/减法计数。计数器(Counters)用基本逻辑门和触发器构成的计数器异步计数器(9-1)同步计数器(9-2)加法/减法计数器(9-3)集成触发器集成异步4比特二进制计数器集成同步4比特二进制计数器集成触发器的级联集成异步4bit二进制计数器74LS93ACTR:CounterDIV16:Dividedby16

6、ADividedby16Counter74LS93A集成异步4bit二进制计数器74LS93A异步10进制减法计数器异步12进制减法计数器计数器(Counters)用基本逻辑门和触发器构成的计数器异步计数器(9-1)同步计数器(9-2)加法/减法计数器(9-3)集成触发器集成异步4比特二进制计数器集成同步4比特计数器集成触发器的级联集成4bit同步计数器74HC163(二进制)/74HC160(十进制)74HC16374HC160集成4bit同步计数器74HC163(二进制)/74HC160(十进制)异步清零输入数据装载输入计数使能端TRippleCarr

7、yOut,级联进位输出计数使能端P74HC160十进制加法计数器当且仅当计数值为10，并且ENT为1时RCO为1。集成4bit同步计数器的数据装载过程ENPENT信号有效（低电平），则数据被装载入触发器。11111注意，数据装载时钟同步，与的异步复位不同。计数器(Counters)用基本逻辑门和触发器构成的计数器异步计数器(9-1)同步计数器(9-2)加法/减法计数器(9-3)集成触发器集成异步4比特二进制计数器集成同步4比特计数器集成触发器的级联计数器的级联用两个十进制计数器级联构成一个100进制的计数器前一个计数器的进位输出TC接到后一个计数器的CTEN

8、总的计数值是每个计数器计