数字电子钟逻辑电路

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1、数字电子钟逻辑电路四川教育学院应用电子设计报告Multisim综合设计报告设计电路：数字电子钟逻辑电路课程名称：电子电路仿真技术系院：物理与电子技术系专业班级：应用电子技术0901学生姓名：xxx学号：指导老师：吴兆耀数字电子钟逻辑电路数字电子钟逻辑电路一、设计要求：要求：用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟。1.由晶振电路产生1Hz标准秒信号。2.秒、分为00～59六十进制计数器。3.时为00～23二十四进制计数器。4.周显示从1～7为七进制计数器。5.可手动校时：能分别进行秒、分、时、日的校时。只要将开关置于手

2、动位置，可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。二、设计方案：数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确，显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子钟的电路组成方框图如图所示。图--数字电子钟框图由图可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器，二十四进制（或十二进制）计时计数器；秒、分、时的译码显示部分等。数字电

3、子钟逻辑电路74LS160十进制计数器连线如图：74LS160十进制计数具有以下功能：①异步清零当CR（CLR’）=0时，不管其他输入端的状态如何（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。②同步并行预置数在CR=1的条件下，当LD(LOAD’)=0、且有时钟脉冲CP的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与CP上升沿同步，且D0、D1、D2、D3的数据同时置入计数器，所以称为同步并行置数。③保持在CR=LD=1的条件下,当ENT=ENP=0,即两个计数使能端中有0时,

4、不管有无CP脉冲作用，计数器都将保持原有状态不变(停止计数)。需要说明的是，当ENP=0,ENT=1时，进位输出C也保持不变；而当ENT=0时，不管ENP状态如何，进位输出RCO=0。④计数当CR=LD=ENP=ENT=1时，74161处于计数状态,电路从0000状态开始，连续输入16个计数脉冲后，电路将从1111状态返回到0000状态，RCO端从高电平跳变至低电平。可以利用RCO端输出的高电平或下降沿作为进位输出信号。74LS160功能表如下：三、设计方案：根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。数字电

5、子钟逻辑电路1.秒脉冲发生器脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如图1.2所示。图1.2秒脉冲发生器2.计数译码显示秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制，即显示00～59，它们的个位为十进制，十位为六进制。时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。周为七进制数，

6、按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”，所以我们设计这个七进制计数器，应根据译码显示器的状态表来进行，如表1.1所示。按表1.1状态表不难设计出“日”计数器的电路（日用数字7代替）。所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。Q4Q3Q2Q1显示01117000110010200113010040101501106表1.1状态表3.校时电路在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要进行调整。置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉

7、冲输入。数字电子钟逻辑电路四、仿真电路组成及分析：仿真结果：J4是控制星期的开关，星期显示的数字范围为1~7；J3是控制时的开关，时显示的数字范围为0~23；J1是控制分的开关，分显示的数字范围为0~59；J2是控制秒的开关，同时也是暂停开关，秒显示的数字范围为0~59。