《FPGA结构与配置》PPT课件

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1、FPGA／CPLD结构与应用FPGA-FieldProgrammableGateArrayCPLD-ComplexProgrammableLogicDevice3.1概述图3-1基本PLD器件的原理结构图3.1.1可编程逻辑器件的发展历程70年代80年代90年代PROM和PLA器件改进的PLA器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的SoPC3.1.2可编程逻辑器件的分类图3-2按集成度(PLD)分类3.2简单PLD原理3.2.1电路符号表示图3-3常用逻辑门符号与现有国标

2、符号的对照3.2.1电路符号表示图3-4PLD的互补缓冲器图3-5PLD的互补输入图3-6PLD中与阵列表示图3-7PLD中或阵列的表示图3-8阵列线连接表示3.2.2PROM图3-9PROM基本结构：其逻辑函数是：3.2.2PROM图3-10PROM的逻辑阵列结构逻辑函数表示：3.2.2PROM图3-11PROM表达的PLD图阵列图3-12用PROM完成半加器逻辑阵列3.2.3PLA图3-13PLA逻辑阵列示意图3.2.3PLA图3-14PLA与PROM的比较3.2.4PAL图3-15PAL结构：

3、图3-16PAL的常用表示：3.2.4PAL图3-17一种PAL16V8的部分结构图3.2.5GAL图3-18GAL16V8的结构图GAL：GeneralArrayLogicDevice最多有8个或项，每个或项最多有32个与项EPLDErasableProgrammableLogicDevice乘积项逻辑3.2.5GAL逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V83.2.5GAL图3-19寄存器输出结构图3-20寄存器模式组合双向输出结构3.2.5GAL图3-

4、21组合输出双向结构图3-22复合型组合输出结构3.2.5GAL图3-23反馈输入结构图3-24输出反馈结构3.2.5GAL图3-25简单模式输出结构3.3CPLD结构与工作原理图3-26MAX7000系列的单个宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择23.3CPLD结构与工作原理(1)逻辑阵列块(LAB)图3-27-MAX7128S的结构3.

5、3CPLD结构与工作原理(2)宏单元(3)扩展乘积项图3-28共享扩展乘积项结构图3-29并联扩展项馈送方式3.3CPLD结构与工作原理(4)可编程连线阵列(5)不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。图3-30PIA信号布线到LAB的方式(6)I/O控制块图3-31-EPM7128S器件的I/O控制块3.4FPGA结构与工作原理3.4.1查找表图3-33FPGA查找表单元内部结构图3-32FPGA查找表单元：一个N输入查找表(LUT，LookUpTable)可以

6、实现N个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现输出查黑找盒表子输入1输入2输入3输入4什么是查找表?基于查找表的结构模块0000010100000101输入A输入B输入C输入D查找表输出16x1RAM查找表原理多路选择器3.4.2FLEX10K系列器件图3-34FLEX10K内部结构...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...I

7、OCIOCIOCIOC...快速通道互连逻辑阵列块(LAB)IOCIOC...连续布线和分段布线的比较连续布线=每次设计重复的可预测性和高性能连续布线(Altera基于查找表（LUT）的FPGA)LABLE...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA结构图...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式阵列块(1)逻辑单元LE图3-3

8、5LE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4(1)逻辑单元LE图3-36进位链连通LAB中的所有LE快速加法器,比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUT(1)逻辑单元LE图3-37两种不同的级联