《FPGA结构与应用》PPT课件

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1、EDA技术实用教程第2章FPGA／CPLD结构与应用2.1.1数字集成电路分类通用型：逻辑功能比较简单，固定不变。专用型（ASIC，ApplicationSpecificIC）为某种专门用途而设计的集成电路。可编程逻辑器件（PLD，ProgrammableLogicDevice）其逻辑功能可由用户通过对器件编程来设定。数字系统2.1概述图2-1基本PLD器件的原理结构图乘积项逻辑可编程结构2.1.2可编程逻辑器件的分类图2-2PLD按集成度分类低密度可编程逻辑器件(LDPLD)高密度可编程逻辑器件(HDPLD)可编程

2、逻辑器件(PLD)PROMPLAPALGALEPLDCPLDFPGA按集成密度分：按编程方式分：一次性编程OTP（OneTimeProgrammable）器件可多次编程MTP（ManyTimeProgrammable）器件乘积项逻辑可编程结构（PLD）：基本结构由与阵列和或阵列组成。SRAM查找表逻辑可编程结构（FPGA）：采用RAM“数据”查找的方式，并用多个查找表构成一个阵列。按结构特点分类：按编程工艺分：①采用一次性编程的熔丝（Fuse）或反熔丝（Antifuse）元件的可编程器件，如PROM、PLA和PAL等

3、。②采用紫外线擦除、电可编程元件，即采用EPROM、UVCMOS工艺结构的可多次编程器件。如EPLD。③采用电擦除、电可编程元件。其中一种是E2PROM，另一种是采用快闪存储器单元（FlashMemory）结构的可多次编程器件。如GAL和CPLD，Actel的FPGA是Flash。④基于静态存储器SRAM结构的可多次编程器件。目前多数FPGA是基于SRAM结构的可编程器件。2.1.3可编程逻辑器件的发展历程70年代80年代90年代PROM器件PAL器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的S

4、oPCPLA器件2.2简单PLD结构原理2.2.1逻辑元件符号表示图2-3两种不同版本的国际标准逻辑门符号对照IEEE1991版IEEE1984版图2-4PLD的互补缓冲器图2-5与图3-4等效图2-6PLD中与阵列表示图2-7PLD中或阵列的表示图2-8阵列线连接表示PLD中逻辑门符号的简化表示2.2.2PROM（只能构建组合逻辑）图2-9PROM基本结构W的逻辑函数：图2-10PROM的逻辑阵列结构F的逻辑函数：图2-11PROM表达的PLD阵列图图2-12用PROM完成半加器逻辑阵列举例：用4×2PROM实现半

5、加器2.2.3PLA(ProgrammableLogicArray)图2-13PLA逻辑阵列示意图可编程与阵列＋可编程或阵列图2-14PLA与PROM的比较PLA利用率较高，但需要化简PLA（6×3）PROM（8×3）2.2.4PAL(ProgrammableArrayLogic)图2-15PAL结构图2-16PAL的常用表示可编程与阵列＋固定或阵列图2-17PAL16V8的部分结构图可编程与阵列＋固定或阵列＋输出电路（有多种结构类型）2.2.5GAL图2-18GAL16V8的结构图可编程与阵列＋固定或阵列＋OLMC

6、GALGeneralArrayLogicDevice最多有8个或项，每个或项最多有32个与项EPLDErasableProgrammableLogicDevice乘积项逻辑PLD类型阵列输出与或PROM固定可编程，一次性三态、集电极开路PLA可编程一次性可编程一次性三态、集电极开路、寄存器PAL可编程一次性固定GAL可编程多次性固定输出逻辑宏单元(OLMC)组态由用户定义上述四种LDPLD器件比较三态、I/O、寄存器、异或输出、互补带反馈2.3CPLD结构与工作原理ComplexProgrammableLogicDe

7、vice基本电路结构：将若干个类似于GAL的功能模块和实现互连的开关矩阵集成于同一芯片上，就形成了CPLD。它包含以下三个基本部分1.宏单元（通用逻辑模块/GLB）：由可编程的与逻辑阵列、乘积项共享的或逻辑阵列和输出逻辑宏单元三部分构成。多个宏单元组成一个LAB_逻辑阵列块。2.I/O控制块（I/O单元）：是内部信号到I/O引脚的接口部分。3.PIA_可编程连线阵列（可编程内部连线）：给各通用逻辑模块之间，以及通用逻辑模块和I/O之间提供互连网络。逻辑阵列块(LAB，LogicArrayBlock)图3-27MAX3

8、000的结构（Altera）可编程连线阵列(PIA，ProgrammableInterconnectArray)一个LAB由16个宏单元的阵列组成。图2-26MAX3000A系列的单个宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDE