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《蔡觉平老师,verilog上机作业》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、上机作业题目2：简述begin-end语句块和fork-join语句块的区别，并写出下面信号对应的程序代码begin-end语句块和fork-join语句块的区别：1、执行顺序：begin-end语句块按照语句顺序执行，fork-join语句块所有语句均在同一时刻执行；2、语句前面延迟时间的意义：begin-end语句块为相对于前一条语句执行结束的时间，fork-join语句块为相对于并行语句块启动的时间；3、起始时间：begin-end语句块为首句开始执行的时间，fork-join语句块为转入并行语句块的时间；4、结束时间：begin-end语句块为最后一条语句执行结束的时间，for
2、k-join语句块为执行时间最长的那条语句执行结束的时间；5、行为描述的意义：begin-end语句块为电路中的数据在时钟及控制信号的作用下，沿数据通道中各级寄存器之间的传送过程。fork-join语句块为电路上电后，各电路模块同时开始工作的过程。程序如下：moduleb(a,b);outputa,b;rega,b;initialbegina=0;b=1;#10a=1;forkb=0;#10b=1;#20a=0;join#10b=0;#10a=1;b=1;endendmodule题目3.分别用阻塞和非阻塞赋值语句描述如下图所示移位寄存器的电路图。程序如下：moduleblock1(di
3、n,clk,out0,out1,out2,out3);inputdin,clk;outputout0,out1,out2,out3;regout0,out1,out2,out3;always@(posedgeclk)beginout3=out2;out2=out1;out1=out0;out0=din;endendmodulemodulenon_block1(din,clk,out0,out1,out2,out3);inputdin,clk;outputout0,out1,out2,out3;regout0,out1,out2,out3;always@(posedgeclk)begin
4、out0<=din;out1<=out0;out2<=out1;out3<=out2;endendmodule题目4：设计16位同步计数器要求：（1）分析16位同步计数器结构和电路特点；（2）用硬件描述语言进行设计；（3）编写测试仿真并进行仿真。程序如下：moduleb;regclk;regreset;wire[3:0]count,result;always#5clk=~clk;initialbeginclk=0;reset=0;#20reset=1;endaU1(.clk(clk),.reset(reset),.result(result),.count(count));endmod
5、ulemodulea(count,clk,reset,result);outputcount,result;inputclk,reset;reg[3:0]count;always@(posedgeclk)beginif(!reset)count=4'b0000;elsecount=count+1;endassignresult=count[0]
6、
7、count[1]
8、
9、count[2]
10、
11、count[3];endmodule题目5.试用VerilogHDL门级描述方式描述如下图所示的电路。程序如下：modulediwuti(D0,D1,D2,D3,S1,S2,Z);outputZ;inp
12、utD0,D1,D2,D3,S1,S2;wirewi1,wi2,w3,w4,w5,w6;notU1(w1,S1),U2(w2,S2);andU3(w6,D3,S2),U4(w5,D2,S1,w2),U5(w4,D1,S1,w1),U6(w3,D0,w1,w2);orU7(Z,w3,w4,w5,w6);endmodule题目6.试用查找真值表的方式实现真值表中的加法器，写出VerilogHDL代码：CinainbinsumCout0000000110010100110110010101011100111111程序如下：modulefulladder(SUM,C_OUT,A,B,C_IN)
13、;outputSUM,C_OUT;inputA,B,C_IN;regSUM,C_OUT;always@(AorBorC_IN)case({A,B,C_IN})3'b000:SUM<=0;3'b000:C_OUT<=0;3'b001:SUM<=1;3'b001:C_OUT<=0;3'b010:SUM<=1;3'b010:C_OUT<=0;3'b011:SUM<=0;3'b011:C_OUT<=1;3'b100:SUM<=1;3'b100:C_OU
