一种低抖动高速锁相环设计和实现

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1、上海交通大学硕士论文一种低抖动的高速锁相环的设计与实现摘要本文在对高速锁相环的深入分析的基础上，设计了一种用于HDMI(高清晰数字多媒体接口)发送芯片的锁相环时钟倍频电路，该电路将25MHz～165MHz的时钟信号倍频5倍用于对并行数据串行处理。针对数模混合电路的特点，综合了考虑速度、功耗、面积等方面的因素，设计的电路结构可满足高速、低抖动的要求。电荷泵电路采用了一种新颖的共源共栅结构可更好地实现电流镜匹配；设计的压控振荡器可达到较好的抑制电源噪声的目的；分频器采用的高速动态电路可满足高频的要求。本论文设计

2、了高速锁相环的版图，并且做了不同环境下的前仿真和后仿真工作，采用的是UMC0.25μm,2.5V/3.3V电源电压，1P5M的CMOSN阱工艺，现在已经流片。关键词：锁相环HDMI压控振荡器低抖动高速1上海交通大学硕士论文DesignandImplementationofaLow-JitterandHighSpeedPhaseLocked-LoopAbstractAfterin-depthanalysistohighspeedPLL,aclockfrequencymultipliercircuit,used

3、forHDMI,isdesignedinthispaper.Thiscircuitcangenerateanoutputclockwithafrequencyfivetimesofitsinputclockintherangeof25MHzto165MHzsoastobeusedtoserializetheparallelinputdata.Inthelightofthecharacteristicofmixedsignalcircuitsdesignandcompre-hensivelyconsidere

4、dthetradeoffbetweensuchrequirementsasspeed,powerconsumptionandarea,thedesignedarchitectureofthecircuitcanmeettheneedsofhighspeedandlowjitteringinthespecification.ThenovelcascodestructureinChargePumpisselectedtoachieveoptimalmatchofthecurrentmirror;thecontr

5、ollingpartofVCOiselaboratelydesignedtorejectpowersupplynoise;DynamiccircuitswithhighspeedisadoptedintheClockDividertomeettherequirementofhighspeed.Thefinallayoutoftheoverallcircuitisperformedandthecircuitsimulationandlayoutsimulationarealsoconductedrespect

6、ively,usingthe0.25μm,1P5MCMOSNwellprocesswithapowersupplyof2.5V/3.3VprovidedbyUMC.Thesuccessfultape-outhasbeenachieved.Keyword：phaselocked-loop,highdefinitionmultimediainterface,voltage-controlledoscillator,low-jitter,highspeed2上海交通大学硕士论文上海交通大学学位论文原创性声明本人郑

7、重声明：所呈交的学位论文，是本人在导师的指导下，独立进行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。学位论文作者签名：崇华明日期：2006年1月5日1上海交通大学硕士论文上海交通大学学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。

8、本人授权上海交通大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。保密□，在年解密后适用本授权书。本学位论文属于不保密□。（请在以上方框内打“√”）学位论文作者签名：崇华明指导教师签名：戴庆元日期：2006年1月5日日期：2006年1月5日2上海交通大学硕士论文第一章绪论高性能数字系统需要时钟去同步各个功能单元或者不同的集成电路。时钟频率和数据传输