锁相环片上抖动测量电路优化设计

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1、隶。轫大·粤硕士学位论文万方数据锁相环片上抖动测量电路优化设计万方数据AnImprovedOn--chipCircuitDesignforPLL'sJitterMeasurementAThesisSubmittedtolIIIIUlIIIIIIIIIUIY2706760SoutheastUniversityFortheAcademicDegreeofMasterofEngineeringBYYUANQiangqiangSupervised叁iupervlSed‘byProfeSSOrY久NGJuutessOY州SchoolofEl

2、ectronicScienceandEngineeringSoutheastUniversityMay．2014万方数据东南大学学位论文独创性声明本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均己在论文中作了明确的说明并表示了谢意。研究生签名：二氧型臼纽—一日期：J丝止，_厶鱼一东南大学学位论文使用授权声明东

3、南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和纸质论文的内容相一致。除在保密期内的保密论文外，允许论文被查阅和借阅，可以公布(包括以电子信息形式刊登)论文的全部内容或中、英文摘要等部分内容。论文的公布(包括以电子信息形式刊登)授权东南大学研究生院办理。研究生签名：名≥阻导师签日期：幽f垒，笸，矽万方数据摘要随着数字系统及网络对计算量和通讯速度要求的不断提高，高速串行互连技术得到了广泛应用。时钟数据恢复(ClockandDataR

4、ecovery，CDR)系统是该技术的核心模块，它一般通过锁相环对数据进行精确定时，并将数据从噪声环境中提取出来，因此锁相环决定了整个系统性能。抖动是评估锁相环性能的重要指标，相比于其它类型抖动，CDR系统更关注锁相环时序抖动。本文针对CDR系统中锁相环时序抖动测量这一需求，对传统游标延时链电路进行改进，完成了一款锁相环片上抖动测量电路优化设计，该电路由测量电路和校准电路构成。优化设计主要体现在g1)不同分辨率的延时链结构设计，大大降低了延时链级数及电路面积开销；2)数控校准方案设计，包括分辨率校准和分辨率校正，分辨率校准用于确定

5、电路实际分辨率，分辨率校正可改善在外界非理想因素影响下恶化的分辨率，提高测量精度；3)高精度数控延时单元设计，包括4位控制信号，其控制的延时按照特殊权重进行编码，具有调节精度高、可调范围大等优点，可以有效降低在非理想效应影响下的分辨率波动。本文设计的电路采用TSMCO．131ma1P6MCMOS工艺，整个电路面积为217．129mX173．431un。后仿真结果表明：NC(NormalCase)情况下，测量分辨率为1．875ps，测量误差是3．12％；BC(BestCase)情况下，测量分辨率为1．42ps，测量误差为2．07％；

6、WC(WorstCase)情况下，校正前后的测量分辨率分别是2．90ps和1．756ps，测量误差分别是5．50*／0和3．76％，校正后测量误差降低约31．6％。关键词：游标延时链，抖动，锁相环，校准，时钟数据恢复万方数据AbstractAlongwiththedigitalsystemandnetwork’Sincreasingrequirementofhighspeedcomputationandcommunication,highspeedserialinterconnecttechnologyhasbecomemorea

7、ndmore、^ridelyused．ClockDataRecovery(ClockandDataRecovery)systemisthecorepartofthistechnology,itusuallyusesphase-lockedloop(PLL)toprovideprecisetimingofthedata，andextmctsdatafromthenoisyenvironment,SOPLLdeterminestheperformanceofthewholesystemJitterisanimportantmetric

8、inevaluatingtheperfommnceofPLL．Comparedwithothertypesofjitter,CDRsystempaysmoreattentiontothetimingjitterofPLL．Basedonthespe