低抖动延迟锁相环的-研究

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1、独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。据我所知,除了文中特别加以标注和致谢的地方外,论文中不包含其他人已经发表或撰写过的研究成果,也不包含为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。签名:日期:年月日关于论文使用授权的说明本学位论文作者完全了解电子科技大学有关保留、使用学位论文的规定,有权保留并向国家有关部门或机构送交论文的复印件和磁盘,允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的

2、全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。(保密的学位论文在解密后应遵守此规定)签名:导师签名:日期:年月日摘要摘要随着集成电路的快速发展,用户要求通信系统以更高速度和更远距离实现数据传输,因此串行通信系统逐步取代传统并行通信系统。FC-PI是一种高速串行光纤通信标准,SERDES作为其物理层,主要完成数据的串化与解串。DLL(DelayLockedLoop)在时序应用中广泛使用。而在本课题中DLL作为时钟产生器,为相位插值结构时钟恢复电路(CDR)提供低抖动多相位时钟,实现快速锁定

3、,并达到宽的锁定范围。本课题基于标准SMIC0.13μmMS/RF1P8MCMOS工艺,使用从顶层到底层、行为级到晶体管级的标准化设计流程,完成符合FC-PI协议指标的DLL的设计。电路设计实现后,从底层到顶层完成电路到环路的性能验证。经过对DLL中模块电路以及环路参数的不断优化和验证,最终完成低抖动DLL的设计。本课题的主要特点是:1)低抖动。本课题结合JohnG.Maneatis的自偏置DLL,压控延迟线(VCDL)中延时单元采用差分结构,其负载具有对称的I-V特性,同时尾电流管动态偏置,因此该延时单元具有非常高的电源噪声抑制能

4、力。在此基础上,本课题对DLL输入噪声和各模块噪声及其传递函数进行分析,对环路参数进行优化,实现了低抖动。2)错锁保护电路和设计思路。针对本课题DLL的电路结构,本文提出一种结构简单的错锁保护电路,同时使用两个电荷泵CP1和CP2控制环路滤波器,防止DLL出现谐波锁定,错锁保护电路的启动也加快了DLL锁定。本文在电荷泵CP2中加入初始化电路,VBN过低启动初始化电路时,CP2放电电流变大,进一步加快DLL锁定。就设计流程而言,本文提供一种设计思路确定DLL的环路参数。3)本文补充了压控延迟线噪声的推导过程,并加入闪烁噪声进行分析,得

5、到本课题压控延迟线的噪声表达式,可以直观地看出影响压控延迟线噪声的参数。仿真结果表明:该设计的工作频率范围为625MHz~1.25GHz,随机抖动的均方差值小于5.0e-3UI,确定性抖动小于0.04UI,锁定时间小于4us,功耗小于8mW,版图面积为120um*55um。因此,该设计满足FC-PI协议。关键词:延迟锁相环,相位噪声,低抖动,错锁保护电路IABSTRACTABSTRACTWiththefastdevelopmentofintegratedcircuits,consumersrequirecommunicationsy

6、stemwithhigherspeedandfurthertransmission.Seriallinksystemshavegraduallydominatedovertraditionalparallellinksystems.FC-PIisahigh-speedserialopticalcommunicationstandard,andSERDESisthephysicallayertoserializeordeserilazethedatatransferredinfiber.DLL(DelayLockedLoop)iswi

7、delyusedinmanytimingapplications.Asaclockgeneratorinthisthesis,DLLgeneratesmulti-phaseclockswithlowjitterforPI-basedClockandDataRecoverycircuits,achievingfastlockandawidefrequencyrange.WithSMIC0.13μmMS/RF1P8MCMOSstandardprocessandthestandardprocedurebasedonprinciplesof

8、top-downorbehavioraldescriptiontotransistorsimulation,DLLisfinishedthatsatisfysFC-PIstandardrequirements.Aftercomplet

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