加法计数器eda

《加法计数器eda》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、实验名称设计含异步清零和同步时钟使能的加法计数器l实验目的学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。l实验步骤【1】实验程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT12ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT12;ARCHITECTURE

2、behavOFCNT12ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIFCQI<11THENCQI:=CQI+1;ELSECQI:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;IFCQI=11THENCOUT<='1';ELSECOUT<='0';END

3、IF;CQ<=CQI;ENDPROCESS;ENDbehav;【2】实验结构图5日期2011年11月24日【3】在quartusII上对上述程序进行编辑、编译、综合、适配、仿真。1、仿真测试得仿真波形如下：功能仿真波形时序仿真波形【4】引脚锁定以及硬件下载测试管脚图5日期2011年11月24日下载后选到电路模式5，按下键1，可以看到电路自动计数。【5】使用SignalTapII对此计数器进行实时测试按实验流程调试得采样波形：在CQI上单击右键，在下拉菜单中选择总线显示模式BusDisplayFormat为Un

4、signedLineChart,获得模拟信号波形为：【6】为此项设计加入一个可用于SignalTapII采样的独立的时钟输入端，并进行实时测试。实验程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT12ISPORT(CLK,RST,EN,clk_samp:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT12;

5、5日期2011年11月24日ARCHITECTUREbehavOFCNT12ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIFCQI<11THENCQI:=CQI+1;ELSECQI:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;IFCQI=11THENC

6、OUT<='1';ELSECOUT<='0';ENDIF;CQ<=CQI;ENDPROCESS;ENDbehav;时钟端clk_samp接clock5.管脚图④模拟信号采样波形【7】思考题：在程序中是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即:CQ<=CQ+1?为什么？答：不可以，因为信号5日期2011年11月24日CQ定义的端口模式是OUT，是单向输出模式，所以只能作为输出信号，不能在结构体内再用来作为输入信号；如果CQ定义的端口模式是BUFFER，就可以将计数器输出的计数信号回读来作为下

7、一个计数值的初值。在本实验中，该信号是一个反馈信号。l实验心得耐心调试程序，更好的熟悉quartusII的使用流程，加深了对quartusII的仿真的认识。学会了使用SignalTapII，进一步熟悉了VHDL设计技术。5日期2011年11月24日