太原理工大学eda实验4位加法计数器

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1、实验四4位加法计数器一、实验0的和要求1、学习时序电路的VHDL描述方法。2、掌握时序进程中同步、异步控制信号的设计。3、熟悉EDA的仿真分析和硬件测试技术。二、实验内容和原理设计一个含技术使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为1时，加法计数，COUT为计数进位输出，OUTY为技术输出。实验任务：1、编写4位二进制加法计数器的VHDL程序。2、在QuartusII上对加法计数器进行仿真。3、将输入引脚连接到拨码开关，吋钟输入锁定到相应频率的吋钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验

2、结果。三、主要仪器设备装有QuartusII软件的电脑Altera实验箱四、实验步骤1、打开软件，新建一个VHDLFile文件，输入需要设计的程序。2、对改VHDL语言进行编辑，无误后进行编译。3、编译完成后分配管脚，之后进行编译。4、把实验箱连接好电源和计算及接口，把程序下载下来，即可在实验箱上通过按键和信号灯來检验实验的正确性。5、实验成功，信号灯成功通过闪烁来显示加法计数和进位。五、实验数据记录和处理VHDL程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityMENGisp

3、ort(elk:instdjogic;rst:instdjogic;ena:instd_logic;outy:outstd_logic_vector(3downto0);cout:outstd_logic);endMENG;architecturebehaveofMENGissignalcqi:std_logic_vector(3downto0);beginp一reg:process(clk，rst，ena)beginifrst二Tthencqi<=nOOOOH;elsifelk’eventandelk=Tthenifena=Tthencqi<=cqi+1;endif;endif;o

4、uty<=cqi;endprocessp_reg;cout<=cqi(0)andcqi(1)andcqi(2)andcqi(3);endbehave;程序截图:Cfc於ew^o)ect狄agnmeAUPtocessnglooHDB0dXtteft-MtF#SProtectNav^ator#xErtt/:yher«rchyT曲BFte$夕Oei^nUntsRO,Corrc^wvl(urtow»"7)✓✓✓✓✓►n^tOMgn♦►AnilyweiSyft

5、hm*►Fttct(Ptect^Routt)4►A$$entler(Genet«ceprogrwnr由►TtncQuertTmngAnrfys^,►CDANeArtWtterProyimDevice(OpenPrograrmor)T/p«•Z1libraryxeee;A;2usexeee.9CdMXoglcwll(4.«ll;3useleee.stdlogicunsigned.all;4SentltyHCNGisSBport(elk:instd^Xo^ic;6tst:mstd-logic;7ena:insedlogic;8oucysoucsedlogicvector(3dovnto0

6、):9cout:outstd^logic);10endRBNC;11QarchitecturebehaveofHCNG18c12Lsignalcqix9tdlogicvector(3eftownto0)J13□begin

7、ME3P.teg:process(elk,cst^ena)^15begin<16E3itcat-'!•thencqi<«*0000";Belk'eventandelk■•1*then“18曰ifcn®•Tthencql<•cqi♦1;.19

8、(X)andcqx(2)andcqi(3)；24endbehave;V,<蠡钐MENG.vMQ珍CompUbonMpoitIC6)Si:

9、T?«o«xAHessageInto:tfocdt-coaeminimus^pulaewidthslackis-3.000Info:designisnotfullyconstrttinedforsetuprequirementsInto:designxsootfullycoutraiMd±ocholdrequiremen