EDA技术与FPGA应用设计四位加法计数器

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1、本科实验报告课程名称：EDA技术与FPGA应用设计实验项口：四位加法计数器实验地点：CPLD实验室专业班级：指导教师：张文爱2016年4月29FI一、实验目的和要求1、学习时序电路的VHDL描述方法。2、掌握时序进程中同步、异步控制信号的设计。3、熟悉EDA的仿真分析和硬件测试技术。二、实验原理设计一个含技术使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为1时，加法计数，COUT为计数进位输出，OUTY为技术输出。三、实验任务1、编写4位二进制加法计数器的

2、VHDL程序。2、在QuartusII±对加法计数器进行仿真。3、将输入引脚连接到拨码开关，时钟输入锁泄到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。!1!实验程序LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSIWEIISPORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;ENA:INSTD_LOGIC;OUTY:OUTSTD_L0GIC_VECT0R(3DO

3、WNTO0);COUT:OUTSTD_LOGIC);ENDSIWEI;ARCHITECTUREBEHAVOFSIWEIISSIGNALCQI:STD_L0GIC_VECT0R(3DOWNTO0);BEGINP_REG:PROCESS(CLK,RST,ENA)BEGINIFRST=,1,THENCQI<="0000,*;ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENCQI<=CQI+1;ENDIF;ENDIF;OUTY<=CQI;ENDPROCESSP_REG;COUTv二CQI(O)AN

4、DCQI(l)ANDCQI⑵ANDCQI(3);ENDBEHAV;五、实验结果引脚分部图:弊I?亠虫OH」nH6«sK2Aln4-i:52"."er"W*"OR,MM■JC•CBMl>