EDA FPGA设计实例 四位加法器(含源程序).doc

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1、EDAFPGA四位加法器设计说明：程序使用原件例化语句编写。半加器程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbjqISPORT(A,B:INSTD_LOGIC;Y,Co:OUTSTD_LOGIC);ENDbjq;ARCHITECTUREbjqbehvOFbjqISSIGNALc,d:STD_LOGIC;BEGINc<=AORB;d<=ANANDB;Co<=NOTd;Y<=cANDd;ENDbjqbehv;全加器程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYq

2、jqISPORT(Ci,A,B:INSTD_LOGIC;S,Co:OUTSTD_LOGIC);ENDqjq;ARCHITECTUREqjqbehvOFqjqISBEGINS<=AXORBXORCi;Co<=(AANDB)OR(AANDCi)OR(BANDCi);ENDqjqbehv;加法器例化程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYjfq4ISPORT(A,B:INSTD_LOGIC_VECTOR(3DOWNTO0);y:OUTSTD_LOGIC_VECTOR(3DOWNTO0);Co:OUTSTD_LO

3、GIC);ENDjfq4;ARCHITECTUREjfq4behvOFjfq4ISCOMPONENTqjqPORT(Ci,A,B:INSTD_LOGIC;S,Co:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTbjqPORT(A,B:INSTD_LOGIC;Y,Co:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALC0,C1,C2:STD_LOGIC;BEGINu1:bjqPORTMAP(A(0),B(0),Y(0),C0);u2:qjqPORTMAP(C0,A(1),B(1),Y(1),C1);u3:qjqPORT

4、MAP(C1,A(2),B(2),Y(2),C2);u4:qjqPORTMAP(C2,A(3),B(3),Y(3),Co);ENDARCHITECTUREjfq4behv;兄弟加qq，技术交流。暮落2011年12月2日