EDA技术与FPGA应用设计实验报告--4位二进制加法计数器.doc

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1、本科实验报告课程名称：EDA技术与FPGA应用设计实验项目：4位二进制加法计数器实验地点：跨越机房专业班级：学号：学生姓名：指导教师：2012年6月20日一、实验目的：1．学习时序电路的VHDL描述方法。2．掌握时序进程中同步、异步控制信号的设计。3．熟悉EDA的仿真分析和硬件测试技术。二、实验原理：设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。三、实验内容：1．编写4位二进制加法计数器

2、的VHDL程序。2．在ispDesignEXPERTSystem上对编码器进行仿真。3．将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。四、实验程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYCNT4BISPORT(CLK:INSTD_LOGIC；RST:INSTG_LOGIC;ENA:INSTD_LOGIC;OUTY:OUTSTD_LODGIC_VECT

3、OR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT4B;ARCHITECTUREBEHAVOFCNT4BISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINP_REG:PROCESS(CLK,RST,ENA)BEGINIFRST=’1’THENCQI<=”0000”;ELSIFCLK’EVENTANDCLK=’1’THENIFENA=’1’THENCQI<=CQI+1;ENGIF;ENDIF;OUTY<=CQI;ENDPROCESSP_REG;COUT<=CQI(0)AND

4、CQI(1)ANDCQI(2)ANDCQI(3);ENDBEHAV;五、仿真结果：1.时序图：2.功能图：六、心得体会：通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VHDL的编写及调试过程，实验中有错误产生，但是经过细心的改正，解决了问题，希望下次实验能有更大的提高。