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《EDA技术》实验报告8位二进制加法器设计.doc》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。
1、《EDA技术》实验报告实验名称：8位二进制全加器设计姓名：班级：学号：实验日期：2010-3-29指导教师：一、实验设计要求以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。二、设计原理电路结构图或原理图电路功能描述定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN,BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。CIN是输入的进位，数据类型INSTD_LOGIC；输出端口：SUM为和，数据类型INSTD_LOGICCOUT
2、为输出的进位。三、实验程序程序1：一位二进制全加器设计顶层描述功能：程序功能简介VHDL源程序代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYF_ADDERISPORT(AIN,BIN,CIN:INSTD_LOGIC;COUT,SUM:OUTSTD_LOGIC);ENDENTITYF_ADDER;ARCHITECTUREFD1OFF_ADDERISCOMPONENTH_ADDERISPORT(A,B:INSTD_LOGIC;CO,SO:OUTSTD_LOGIC);E
3、NDCOMPONENT;SIGNALD,E,F:STD_LOGIC;BEGINU1:H_ADDERPORTMAP(A=>AIN,B=>BIN,CO=>D,SO=>E);U2:H_ADDERPORTMAP(A=>E,B=>CIN,CO=>F,SO=>SUM);COUT<=DORF;ENDARCHITECTUREFD1;程序2：8位并行二进制全加器顶层文件功能：程序功能简介VHDL源程序代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYF_ADDER8ISPORT(AIN
4、,BIN:INSTD_LOGIC_VECTOR(7DOWNTO0);CIN:INSTD_LOGIC;SUM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);COUT:OUTSTD_LOGIC);ENDF_ADDER8;ARCHITECTUREONEOFF_ADDER8ISCOMPONENTF_ADDERISPORT(AIN,BIN,CIN:INSTD_LOGIC;COUT,SUM:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALC1,C2,C3,C4,C5,C6,C7:STD_LO
5、GIC;BEGINU1:F_ADDERPORTMAP(AIN=>AIN(0),BIN=>BIN(0),CIN=>CIN,SUM=>SUM(0),COUT=>C1);U2:F_ADDERPORTMAP(AIN=>AIN(1),BIN=>BIN(1),CIN=>C1,SUM=>SUM(1),COUT=>C2);U3:F_ADDERPORTMAP(AIN=>AIN(2),BIN=>BIN(2),CIN=>C2,SUM=>SUM(2),COUT=>C3);U4:F_ADDERPORTMAP(AIN=>AIN(3),BI
6、N=>BIN(3),CIN=>C3,SUM=>SUM(3),COUT=>C4);U5:F_ADDERPORTMAP(AIN=>AIN(4),BIN=>BIN(4),CIN=>C4,SUM=>SUM(4),COUT=>C5);U6:F_ADDERPORTMAP(AIN=>AIN(5),BIN=>BIN(5),CIN=>C5,SUM=>SUM(5),COUT=>C6);U7:F_ADDERPORTMAP(AIN=>AIN(6),BIN=>BIN(6),CIN=>C6,SUM=>SUM(6),COUT=>C7);U8
7、:F_ADDERPORTMAP(AIN=>AIN(7),BIN=>BIN(7),CIN=>C7,SUM=>SUM(7),COUT=>COUT);ENDONE;四、编译及仿真结果选用器件型号cyclone编译后使用器件资源情况、引脚配置情况（硬件实验）仿真结果显示：该设计是成功的。输入的进位也要加上去。0---255全加器的COUNT没有进位，而当加到256，COUNT=1，SUM输出0.五、总结.1编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同一文件夹中，而这一步没做。2程序中没有将文件名与
8、实体名保持一致出错。输入半加器的VHDL程序保存文件，将输入的VHDL语言程序保存为h_adder.vhd.3不知道如何将输入/输出引脚号都添加到矢量波形编辑窗口中。解决办法：view—utilitywindow—noderfinder将需要引脚拖拽。
