eda设计999计数器

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1、计算机与信息技术学院设计性实验报告专业：通信工程年级/班级：08级2010—2011学年第二学期课程名称EDA技术指导教师xxx本组成员学号姓名xxxx实验地点计科楼111计科楼503实验时间4月19日8:00-11：504月26日8:00-11:50项目名称999计数器实验类型设计性一、实验目的1．掌握计数器的工作方式2．掌握计数器程序设计方法3．设计一个999计数器，使波形图从0计数到999。二、实验仪器或设备装QuartueII5.0软件的微机一台三、总体设计（设计原理、设计方案及流程等）（一）设计原理1．对于一个矩形信号脉冲序列，如果在其上升沿计一次数，就可以设计一个十进

2、制计数器，当计数够10次后，进位端就有一个输出。2．可以用三个十进制计数器设计一个电路，使其可以计数从0到999，即可以设计出一个999计数器。3．在QuartueII5.0的编译环境中，可以根据VerilogHDL的文件生成一个与源程序对应的结构功能框图。（二）设计方案及流程1.设计方案：（1）在VerilogHDL的编译环境里，编写代码，设计一个十进制计数器即count10，使其在输入信号clk的上升沿进行计数，并在输出端q把计数结果输出。当计数到9时，进位端cout为1，并使输出端q为0，其他时候进位端cout为0。（2）根据count10.v生成一个与其相对应的功能结构框

3、图，第一个框图的进位输出作为第二个的输入，第二个框图的进位输出作为第三个框图的输入。则第一个框图的输出即为个位，第二个框图的输出即为十位，第三个框图的输出即为百位。三者组合即可从0计数到999。2.流程图图1流程图一、实验步骤（包括主要步骤、代码分析等）（一）主要步骤1．打开QuartueII5.0集成调试软件2．单击“File”－“New”－“VerilogHDLFile”，新建一个VerilogHDL文件，命名为“count10.v”。3．新建工程，命名为“count10”，进行“编译”。4．单击“File”—“Create/Update”生成一个十进制计数器的结构功能框图。

4、5．单击“File”－“New”－“OtherFiles”－“BlockSymbolFile”，在此环境下将生成的十进制计数器的结构功能框图找出来，并找出所需要的输入输出引脚，按照电路原理图连接电路。6．电路图编译无误后，进行波形仿真。选“File”－“New”－“OtherFile”－“VectorWaveformFile”新建一个波形仿真文件，根据需要添加clk、rst、ge、shi、bai的波形，对输入波形设置后，进行仿真。7．观察波形图，分析实验结果（二）主要代码分析always@(posedgeclkornegedgerst)在clk的上升沿或rst的下降沿进行如下操作

5、beginif(!rst)在rst的下降沿执行下列操作beginq<=0;给q赋值为0cout=0;给cout赋值为0endelsebeginif(q==9)当q为9时，进行如下操作beginq<=0;令q为0cout=1;令cout为1endelse当q不为9时，进行如下操作beginq=q+1;令q加1cout=0;令cout为0endendend一、结果分析与总结通过本次实验，我掌握了计数器的工作方式，可以独立设计一个计数器，并掌握了定时/计数器程序设计方法利用定时器。根据所学知识设计了秒表计数器，使数码管从00.0计时到99.9。具有启动、暂停、复位键，并具有其相应的功能

6、。二、附录（一）电路图（二）源代码modulecount10(q,cout,rst,clk);output[3:0]q;outputcout;inputrst,clk;reg[3:0]q;regcout;always@(posedgeclkornegedgerst)beginif(!rst)beginq<=0;cout=0;endelsebeginif(q==9)beginq<=0;cout=1;endelsebeginq=q+1;cout=0;endendendendmodule（一）仿真后在波形图前一部分的波形后一部分的波形教师签名：年月日