基于eda技术999秒计数的设计

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1、玉林师范学院EDA课程设计论文题目:院（系）:专业:学生姓名:学号:通信工程000201108400000基于EDA技术999秒计数的设计电子与通信工程学院指导老师00002014年6月30日评语得分基于EDA技术999秒计数的设计摘要本文以Altera公司的QuartusII软件作为开发平台，使用VerilogHDL语言编程，设计了一个999秒计数电路系统。在程序描述的过程中，用了行为描述方式和结构描述方式二种描述方式对8位计数译码器电路系统进行描述。一定条件下该计数译码器电路能动态扫描电路，将0

2、0~FF—共255个数字显示岀来。整个计数译码器电路系统由两个主要电路构成：4位二进制加法计数器adder4模块、七段共阴数码显示器的译码器display7模块。最后给出了仿真的波形。关键字：数码显示器，数字频率计，VerilogHDL引言EDA是电子设计自动化(ElectronicDesignAutomation)的缩写，在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。EDA技术是以计算机为工具，设计者在

3、EDA软件平台上，用硬件描述语言HDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可靠性，减轻了设计者的劳动强度。VerilogHDL是一种硕件描述语言(HDL:HardwareDiscriptionLanguage),是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Ver

4、ilogHDL和VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage)是目前世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。设计原理在999秒计数电路设计电路设计中，需要事先设计一个4位二进制加法计数器adder4模块和一个七段共阴数码显示器的译码器diaplay7

5、模块，然后用模块例化方式将这两种模块组成计数译码系统电路。999秒计数电路设计流程VerilogHDL的设计流程与原理图输入法设计流程基本相同，999秒计数电路设计电路的设计包括adderd.v、display7.v和count8.bdf三个模块，其中adder4.v和display7.v是用VerilogHDL编写的4位二进制加法计数器和共阴极七段显示译码器源程序，counts,bdf则是以原理图输入法设计的顶层文件。count8.bdf原理图中以adder4.v和display7.v作为元件,设

6、十个999秒计数电路设计电路。设计前为设计建立一个工程目录(D:EDA),用于存放VerilogHDL设计文件1编辑VerilogHDL源程序在QuartusII集成环境下，首先为4位二进制加法计数器adder4设计电路建立一个新工程(NewProjectWizard),然后为执行“File”菜单的“New”命令，弹出如图4.15所示的打开新文件对话框，选择对话框中的“VerilogI1DLFile"文件类型，进入VerilogHDL文本编辑方式。1.1编辑4位二进制加法计数器的VerilogHD

7、L源程序进入文木编辑方式后，编辑4位二进制加法计数器的VerilogHDL源程序，并以adder4.v为源程序的文件名，保存在D：EDA工程目录中，后缀为.v表示VerilogHDL源程序文件。注意：VerilogHDL源程序的文件名应与设计模块名相同，否则将是一个错误，无法通过编译。4位二进制加法器adder4.v的源程序如下：modulekeyboard(elk,row,col,key);inputelk;input[3:0]col;//50MHZ时钟输入〃列output[3:0]row;〃行

8、output[3:0]key;reg[3:0]row;reg[3:0]key;reg[5:0]count;reg[2:0]state;regkey.flag;regclk_500khz;reg[3:0]row_reg;reg[3:0]col_reg;〃按键值〃时钟计数器〃状态标志〃按键标志位//500KHZ时钟信号//寄存扫描行值〃寄存扫描列值//500KHZ扫描时钟信号always@(posedgeelk)if(count>=50)beginclk_500khz<=