实验三 4选1多路选择器设计实验

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1、实验三4选1多路选择器设计实验一、实验目的进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。二、实验原理四选一多路选择器设计时，定义输入S为标准以内漏记为STD_LOGIC,输出的信号y的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR(1DOWNTO0).使用LIBRATY语句和USE语句，来打开IEEE库的程序包STD_LOGIC_1164.ALL。当输入信号时，程序按照输入的指令来选择输出，例如输入信号为“00”时，将a的值给y，进而输出y的值，输入信号为“11”是，将a的值给y，进而输出y的值。若输入信号是已经定义的四个信号之外的值

2、时（即当IF条件语句不满足时），输出值为x，并将x的值给输出信号z。这样即可实现四选一数据选择的功能。三、实验仪器（1）配套计算机及QuartusII软件四、实验内容实验内容一：根据以下流程，利用QuartusII完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。实验内容二：在试验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试。输出信号接蜂鸣器。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制S0，S1，可使蜂鸣器输出不同音调）。实验内容三：对VHDL不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。五、程序设计其示意框图如下：其中

3、输入数据端口为a、b、c、d，s1、s2为控制信号，Y为输出。令s1s2=“00”时，输出Y=a；令s1s2=“01”时，输出Yb；令s1s2=“10”时，输出Y=c；令s1s2=“11’时，输出Y=d；4选1数据选择器a输入bY数据cdS1s2真值表如下：输入输出Xs1s2Ya00ab01bc10cd11d六、VHDL仿真实验（1）建立文件夹E：alteraledashiyanmux41a,启动QuartusII软件工作平台，打开并建立新工程管理窗口，完成创建工程。图1利用NewProjectWizard创建工程mux41a(2)打开文本编辑。NEW→VHDLFile→相应的

4、输入源程序代码→存盘为mux41a.vhd.。图2选择编辑文件类型源程序代码如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41aISPORT(a,b,c,d,s0,s1:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux41a;ARCHITECTUREoneOFmux41aISSIGNALS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINS<=s0&s1;PROCESS(s0,s1,a,b,c,d)BEGINCASESISWHEN"00"=>y<=a;WHEN"01"=>y<=b;

5、WHEN"10"=>y<=c;WHEN"11"=>y<=d;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREone;(3)综合运行，检查设计是否正确。图3全程编译无错后的报告信息(4)生成symbol。图4生成symbol(5)建立波形编辑文件进行功能仿真，仿真结果如下图所示。图5设置时钟CLK的周期图6仿真波形输出报告从上图时序仿真可以看出：s1s2=“00”时，输出y=a；s1s2=“01”时，输出y=b；s1s2=“10”时，输出y=c；s1s2=“11’时，输出Y=d；（6）查看RTL电路。选择Tools->Netlist

6、Viewers->RTLViewers命令，即HDL的RTL级图形观测器，选择好后即自动弹出计数器设计的RTL电路，如下图：图7RTL电路图