VHDL实验--4选1多路选择器.doc

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1、VHDL实验报告学院:理学院专业：电子信息科学与技术班级：电科091姓名学号实验组实验时间12.23指导教师李良荣成绩实验项目名称4选1多路选择器实验目的1、通过4选1多路选择器的设计，熟悉ALTERA公司EDA设计工具软件QuartusII5.1的VHDL文本设计流程。2、熟悉文本输入及仿真步骤。掌握硬件描述语言和自顶向下的电子设计；3、掌握VHDL的基本语法和书写格式；掌握QUARTUSⅡ的使用和调试方法；4、设计电路，实现电路的4选1多路选择器选择功能，并下载运行。5、初步了解可编程器件设计的全过程。实验原理选择器常用于数字信号的切换，四选一选择器可以用于4路信号的切换。

2、四选一选择器有4个输入端input（0）-input（3）、2个信号控制端a,b及一个信号输出端y。当a,b输入不同的选择信号时，就可以使input（0）-input（3）中的一个输入信号与输出y端口接通。用拨码开关作四位数据及两位控制端的输入，LED作输出，通过拨码开关组成控制输入端s1和s0不同组合，观察LED与数据输入端a,b,c,d的关系，验证4选一数据选择器设计的正确性。仪器1、PC机，1台2、ＱuartusII系统实验内容LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux4a1ISPORT(input:INSTD_LOG

3、IC_VECTOR(3DOWNTO0);a,b:INSTD_LOGIC;--输入信号y:OUTSTD_LOGIC);--输出信号ENDENTITYmux4a1;ARCHITECTURErtlOFmux4a1ISSIGNALsel:STD_LOGIC_VECTOR(1DOWNTO0);BEGINsel<=b&a;--并置操作，获得二维矢量数据类型PROCESS(input,sel)ISBEGINIF(sel="00")THENy<=input(0);ELSIF(sel="01")THENy<=input(1);ELSIF(sel="10")THENy<=input(2);ELSE

4、y<=input(3);ENDIF;ENDPROCESS;PROCESS进程语句结束ENDARCHITECTURErtl;实验步骤与数据1．实验源程序如下：82.创建文件夹，保存文件。3.选择芯片为‘EP1C6Q240C8’。4.完成设置，显示文件信息。从显示中我们看到项目和实体名为：MUX4A1，其中只有一个文件，芯片为Cyclone系列的EP1C6Q240C8。5.运行通过6.运行后的RTL视图7.波形分析(1)添加文件和引脚。(2)设置输入信号。可以对输入进行设置.结果分析：当b='0',a='0'时候，选择出input(0),当b='0',a='1',时候，选择出inp

5、ut(1)当b='1',a='0'时候，选择出input(2),④当b='1',a='1'时候，选择出input(3)，符合程序结果8.配置引脚⑴选择“Assignments”菜单的“Pins”命令，打开引脚编辑窗口。四选一数据选择器的引脚分配如下：（2）在设置完引脚后，再次对程序进行编译。这样就把程序与FPGA的引脚联系起来，这样才能将程序下载到FPGA开发系统中进行运行仿真。下载到FPGA中，并验证程序的运行结果。（3）配置硬件驱动为“ByteBlassterMV[LPT1]”,然后“start”下载，到下载为100%即可完成和对程序进行试验。9.实验结果(1)ba="00

6、"即当b='0',a='0'时候，选择出input(0),(1)ba='01',即当b='0',a='1'时候，选择出input(1),(3)ba="10"即当b='1',a='0'时候，选择出input(2);(4)ba='11',即当b='1',a='1'时候，选择出input(3)实验心得体会1.通过实验，我学会了QuartusⅡ的VHDL文本设计流程的基本过程,了解简单组合电路和多层次电路的设计，仿真和硬件测试。初步了解了QuartusⅡ的使用.但是还不熟练。通过对开始时操作不熟悉,,花了很多的时间,但是通过自己的努力，仿真结果和预期基本一致，电路设计正确最终完成了实验

7、。尤其对程序进行仿真、生成RTL图、用波形文件对程序进行分析和下载到FPGA中进行硬件仿真等更有进一步的认识。2.应用VHDL的过程中让我真正领会到了其并行运行与其他软件（C语言）顺序执行的差别及其在电路设计上的优越性。用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。3.另外VHDL语言是非常严谨的语言，并且是实现电路设计的另一条途径。