硬件描述语言课件

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1、VerilogHDL硬件描述语言HardwareDescriptionLanguage(HDL)西安理工大学电子工程系6/28/20211HDL的来历HDL是“硬件描述语言”HardwareDescriptionLanguage的缩写(不是“硬件设计语言”HardwareDesignLanguage的缩写)。VHDL(VHSICHDL）1980年开始在美国国防部DepartmentofDefense(DOD)VHSIC(VeryHighSpeedIntegrationCircuit)计划的指导下开发，完成于1983年，1987VHDL成为标准，IE

2、EE1076-1987。美国国防部要求所有的电子设计使用VHDL描述，并决定在YF-22战斗机项目中使用VHDL。6/28/20212HDL的来历VerilogHDLVerilogHDL是在1983年由GatewayDesignAutomation公司的PhilMoorby首创的。在1984-1985年，Moorby设计出了第一个关于Verilog-XL的仿真器。1986年，他对VerilogHDL的发展又作出了另一个巨大贡献：即提出了用于快速门级仿真的XL算法。1989年，Cadence公司收购了GDA公司，VerilogHDL语言成为Caden

3、ce公司的私有财产。1990年，Cadence公司决定公开VerilogHDL语言，于是成立了OVI(OpenVerilogInternational)组织来负责VerilogHDL语言的发展。基于VerilogHDL的优越性，IEEE于1995年制定了VerilogHDL的IEEE标准，即VerilogHDL1364-1995。6/28/20213HDL的来历6/28/20214VerilogHDL和VHDL的比较共同特点：能形式化地抽象表示电路的结构和行为；支持逻辑设计中层次描述；具有电路仿真与验证机制；支持电路描述由高层到低层的综合转换；硬件

4、描述与实现工艺无关；便于文档管理、易于理解和设计重用。6/28/20215VerilogHDL和VHDL的比较不同点：VerilogHDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。VerilogHDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段实际操作，一般可在二至三个月内掌握这种设计技术。VerilogHDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为VerilogHDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。6/28/20

5、216VerilogHDL和VHDL的比较一个有趣的现象：由于VerilogHDL在其门级描述的底层，也就是在晶体管开关的描述方面比VHDL有强得多得功能，所以即使是VHDL的设计环境，在底层往往上也是由VerilogHDL描述的器件库所支持的。Cadence开发了VerilogHDL和SDF，其领导开发的ASIC的库元素的VerilogHDL模型高效、仿真速度快；工具厂商在开发ASIC库元素的高效VHDL模型上速度较慢。VITAL：库元素的VHDL模型生成标准。IEEE成立VHDLInitiativeTowardsASICLibarary（VIT

6、AL）委员会，利用现存的模型开发方法，加速VHDL的ASIC单元仿真库的开发。形成了一套标准化的VHDLASIC单元模型产生技术，由两个IEEE包支持：VITAL_timing和VITAL_primitive。IEEE1076.4－1995。（2000年做了修订：IEEE1076.4－2000）6/28/20217VerilogHDL的应用VerilogHDL是专门为复杂数字逻辑电路和系统的设计仿真而开发的，本身就非常适合复杂数字逻辑电路和系统的仿真和综合。VerilogHDL较为适合系统级(System)、算法级(Alogrithem)、寄存器传

7、输级(RTL)、逻辑级(Logic)、门级(Gate)、电路开关级(Switch)设计。而对于特大型（几百万门级以上）的系统级(System)设计,则VHDL更为适合。2001年3月，VerilogHDLIEEE1364－2001标准公布，VerilogHDL语言在综合和仿真性能方面都有大幅度的提升。6/28/20218VerilogHDL的应用在美国，高层逻辑电路设计领域VerilogHDL和VHDL的应用比率是80％和20％；日本和台湾省与美国相同。欧洲VHDL发展比较好。国内大多数集成电路设计公司都采用VerilogHDL。6/28/2021

8、9VerilogHDL的应用VerilogHDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：i