《硬件描述语言》ppt课件

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1、第三部分硬件描述语言VHDL什么是VHDL？VeryhighspeedintegratedCircuitHardwareDescriptionLanguage(VHDL)是IEEE、工业国际标准硬件描述语言用语言的方式而非图形等方式描述硬件电路容易修改容易保存VHDL支持行为级、寄存器传输级（RTL）和门级三个不同层次的设计VHDL语言特点支持多种设计方法和技术与工艺技术独立多层次描述能力VHDL语言标准化、规范化，易于共享和复用VHDL的功能和标准VHDL描述输入端口输出端口电路的行为和功能VHDL有过两个标准：I

2、EEEStd1076-1987(calledVHDL1987)IEEEStd1076-1993(calledVHDL1993)VHDL综合综合：将电路的高级语言（如行为描述）转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序设计过程中的每一步都可称为一个综合环节。(1)从自然语言转换到VHDL语言算法表示，即自然语言综合；(2)从算法表示转换到寄存器传输级(RegisterTransportLevel，RTL)，即从行为域到结构域的综合，即行为综合；VHDL综合(3)RTL级表示转换到逻辑门(包括触

3、发器)的表示，即逻辑综合；(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。有了版图信息就可以把芯片生产出来了。有了对应的配置文件，就可以使对应的FPGA变成具有专门功能的电路器件。第一章VHDL基础知识一个VHDL程序组成：实体（Entity）、结构体（Architecture）、配置（Configuration）、包集合（Package）、库（Library）5个部分一个VHDL程序是对设计单元（设计实体）的描述数字电子系统数字单元或芯片一个简单门电路VH

4、DL语言把设计单元作为一个设计实体处理；一个设计实体只能唯一地对应一个设计单元实体描述设计系统的外部接口信号是VHDL程序的基本单元实体说明结构体一个VHDL程序包括结构体描述系统的行为、系统数据的流程或系统组织结构形式配置从库中选取所需单元来组成系统设计的不同规格的不同版本，使被设计系统的功能发生变化包集合存放各设计模块能共享的数据类型、常数、子程序库存放已编译的实体、结构体、包集合、配置。用户自行生成的IP库。是专业EDA公司的重要任务PLD、ASIC芯片制造商提供的库。如RAM，ROM控制器，Counter计数

5、器等标准模块1.1VHDL程序基本结构【例1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;实体结构体多路选择器VHDL描述图5-1mux21a实体图5-2mux21a结构体2选1多路选择器的VHDL描述VHDL程序由实体说明和结构体两部分组成设计实体结构体描述实体说明描述功能定义行为描述数据流程系统结构

6、VHDL程序实体和结构体关系示意图一个电路系统的程序设计有一个实体说明，可以对应多个结构体，但要求一个独立的VHDL文件只能由一个实体说明和一个结构体组成，统称实体—结构体对实体提供该设计的公共信息结构体定义了各个模块内的操作特征1.实体组织的一般格式1.1.1实体组织和设计方法由实体名、类属表、端口表、实体说明部分和实体语句部分组成ENTITYe_nameIS[GENERIC（类属表）；][PORT(端口表）;]实体说明部分；[BEGIN实体语句部分；]END[ENTITY]e_name;2、实体说明实体说明：描述

7、一些参数的属性参数的属性说明必须放在端口说明之前实体说明部分是实体接口中的公共信息，应放在端口说明之后在层次化系统设计中，顶层的实体说明可以是整个系统模块或整个单元模块的输入、输出（I/O）描述；在一个器件级的设计中（底层），实体说明可以是一个元件或芯片的输入、输出（I/O）描述；实体说明在VHDL程序设计中描述一个元件或一个模块与设计系统的其余部分（其余元件、模块）之间的连接关系，可以看作是一个电路符号。3、类属说明格式GENERIC[CONSTANT]端口名:[IN]子类型标识符[:=初始值]，…]例:GENER

8、IC（m:TIME:=3ns）属性说明和端口说明用于设计实体和外部环境通信的对象、通信格式约定和通信通道的大小4.端口说明该功能对应于电路图符号的一个引脚实体说明中的每一个I/O信号被称作一个端口,一个端口就是一个数据对象端口说明的组织结构必须有一个名字、一个通信模式和一个数据类型端口模式：说明数据、信号通过该端口的方向INOUTINOUTBU