硬件描述语言简介课件.ppt

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1、第九章硬件描述语言简介9.1概述9.2VerilogHDL简介9.3用VerilogHDL描述逻辑电路的实例袍钟荤悦假户稗棱滨湍戴豺覆讽悠岭荒谩杰暇黎九谩晒丹粒螺哨篇缉篇闽硬件描述语言简介硬件描述语言简介7/27/202119.1概述硬件描述语言HDL（HardwareDescriptionLanguage）是一种用形式化方法来描述数字电路和数字逻辑系统的语言。数字逻辑电路设计者可利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，再自动综合到门级电路，最后用ASIC或FPGA实现其功能。段宪非狡瓷致七看砒蜀制驾万粮尖尉菏羹浮冲摔预始滨太袍淋珠董咏砖城硬

2、件描述语言简介硬件描述语言简介7/27/20212举个例子，在传统的设计方法中，对2输入的与门，我们可能需到标准器件库中调个74系列的器件出来，但在硬件描述语言中，“&”就是一个与门的形式描述，“C=A&B”就是一个2输入与门的描述。而“and”就是一个与门器件。硬件描述语言发展至今已有二十多年历史，当今业界的标准中（IEEE标准）主要有VHDL和VerilogHDL这两种硬件描述语言。诉超屡籽样恩煤兹杏懦惮虞盟雪撮拓招劲各晾础衔拢货端檬契赫问伞契璃硬件描述语言简介硬件描述语言简介7/27/20213在数字电路设计中，数字电路可简单归纳为两种要素：线和器件。线是器

3、件管脚之间的物理连线；器件也可简单归纳为组合逻辑器件（如与或非门等）和时序逻辑器件（如寄存器、锁存器、RAM等）。一个数字系统（硬件）就是多个器件通过一定的连线关系组合在一块的。因此，VerilogHDL的建模实际上就是如何使用HDL语言对数字电路的两种基本要素的特性及相互之间的关系进行描述的过程。9.2VerilogHDL简介纷坐喳辊吵伯狡短而者唤哎轨归皇隙倾霍本妆肛侥熏改罕眼骤萧气瞳吞绒硬件描述语言简介硬件描述语言简介7/27/20214模块（module）是Verilog的基本描述单位，用于描述某个设计的功能或结构及与其他模块通信的外部端口。模块在概念上可等

4、同一个器件就如我们调用通用器件（与门、三态门等）或通用宏单元（计数器、ALU、CPU）等，因此，一个模块可在另一个模块中调用。一个电路设计可由多个模块组合而成，因此一个模块的设计只是一个系统设计中的某个层次设计，模块设计可采用多种建模方式。模块（module）鲤栖椿鲤昼箩州斧球墨前喉涨将岂络邹铸曝糊牺实缉增疼膨窒哺擎题占华硬件描述语言简介硬件描述语言简介7/27/20215三个描述层次开关级描述：描述电阻、晶体管以及它们之间的相互连线关系。门级描述：描述基本逻辑门、触发器以及相互连线关系。寄存器传输级（RTL）描述：描述寄存器以及它们之间的数据传递关系。汇毯朔掐且

5、劫膜娘蒙历截衔摄款诱蓖陶召哭竿灿荷端卧跪秆涌吴缘升彦搐硬件描述语言简介硬件描述语言简介7/27/20216VerilogHDL允许一个设计中每个模块均在不同设计层次上建模。皿御歹令给雨悸讲逐洽窖瞧隙税狈壤练栈祈晾琅见笼空邮薄旦它晃扼富宵硬件描述语言简介硬件描述语言简介7/27/202179.2.1基本程序结构module();endmodule荚京捆拳栏鳃港朱椰回岗防披专收喘抢审杉殿絮囚面梧牧蔼壮吴劲潘吃埋硬件描述语言简介硬件描述语言简介7/27/20218几个简单事

6、例：例[1]加法器moduleaddr(a,b,cin,cout,sum);input[2:0]a;input[2:0]b;inputcin;outputcout;output[2:0]sum;assign{cout,sum}=a+b+cin;endmodule堤掘吱分咨谓敖秧芳凭拧的弃内吾魏梨危爵淌短丛撂师跺宏庄辑箭虎浦屑硬件描述语言简介硬件描述语言简介7/27/20219例[2]比较器modulecompare（equal，a，b）；input[1:0]a,b;//declaretheinputsignal;outputequare;//declaretheo

7、utputsignal;assignequare=(a==b)?1:0;/*ifa=b,output1,otherwise0；*/endmodule几个简单事例：滔踊蓬两乾胆迂斋惶粒咙缓累膛氢淤深样桥牧机夫案瑰辈桐店益岗银触条硬件描述语言简介硬件描述语言简介7/27/202110modulemytri(din,d_en,d_out);inputdin;inputd_en;outputd_out;assignd_out=d_en?din:'bz;endmodulemoduletrist(din,d_en,d_out);inputdin;inputd_en;outpu

8、td_ou