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1、第六讲 verilog的可综合性逻辑综合Verilog的逻辑综合Verilog的可综合风格6.1 逻辑综合逻辑综合:在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。标准单元库可以包含简单的单元，例如与门、或门和或非门等基本逻辑门，也可以包含宏单元，例如加法器、多路选择器和特殊的触发器。计算机辅助逻辑综合工具的出现已经把高层次描述向逻辑门的转化过程自动化了。设计者现在可以把精力集中在体系结构的方案、设计的硬件语言描述上，由综合工具在内部进行几次反复，生成优化的门级描述。自动化的逻辑
2、综合已经非常有效地减少了高层次设计到门级网表的转化时间。它使设计者可以把更多的时间用于更高层次的描述上，因为把设计转换到门级网表所需的时间大大减少了。寄存器传输级(RTL)层次用硬件描述语言verilog编写设计。术语RTL用于表示HDL的一种风格，该风格的描述采用了数据流和行为结构相结合的方式。逻辑综合工具接受RTL级描述并把它转化为优化的门级网表。Verilog和VHDL是两种最流行的RTL描述语言6.2 VerilogHDL综合结构类型关键字或描述 注释端口参数模块定义信号和变量调用（实例引用）函
3、数和任务过程过程块数据流循环input,inout,outputparametermodulewire,reg,tri允许使用向量表示模块调用和门级原语调用function,task不考虑时序结构always,if,else,case,casex,casez不支持initialbegin,end,namedblocks,disableassign不考虑延迟信息for,while,foreverwhile和forever循环必须包括@(posedgeclock)或(negedgeclock)支持综合的Verilog结
4、构类型逻辑综合工具并不能处理随意编写的verilog结构描述：通常，周期到周期的任何RTLverilog结构描述都能为逻辑综合工具所接受。一、verilog结构类型只有周期到周期的任何RTLverilog结构描述都能为逻辑综合工具所接受。例while和forever语句必须由＠(posedgeclock)或@(negedgeclock)终止循环，使其具有强制性的周期到周期的描述。＃结构指定的延迟将被忽略不支持initial语句，必须用复位机制来代替。要明确指定信号和变量的宽度。否则，综合后的可能会产生
5、大量的门级网表注意事项：二、操作符几乎所有的操作符都可以综合。＝＝＝和！＝＝与x和z有关的操作符不可综合写表达式时，要用圆括号使逻辑关系明确，最好不要依赖运算的优先级操作符类型符号连接及复制操作符一元操作符算术操作符逻辑移位操作符关系操作符相等操作符按位操作符逻辑操作符条件操作符{}{{}}！~&
6、^+-*%<<>>><>=<===!=&^~^
7、&&
8、
9、？:三、部分verilog结构的综合①赋值语句assign赋值语句综合为组合逻辑电路assignout=(a&b)
10、c;综合为以下门级电路assign{c_out,
11、sum}=a+b+c_in;assignout=(s)?d1:d0;②if---else语句modulecompif(out,d0,d1,s);inputd0,d1,s;outputout;regout;always@(sord0ord1)if(s)out=d1;elseout=d0;endmodule单条的if---else语句综合为一个二选1数据选择器modulecompif(a,b,c,d,e);inputa,b,c,d;outpute;rege;always@(aorborcord)if(a&b)e=d;e
12、lseif(a&~b)e=~c;elseif(~a&b)e=1'b0;elseif(~a&~b)e=1'b1;endmodule定义了所有可能的选项的if—else嵌套语句，综合结果是受条件控制的纯组合逻辑电路。moduleincrement(phy,ones,z);inputphy;input[1:0]ones;output[1:0]z;reg[1:0]z;always@(phyorones)if(phy)z=ones+1;endmodule不给出所有if分支值，则综合出的结果会带有锁存器，变为时序逻辑电路。el
13、sez=ones;③case语句case语句综合为数据选择器，一般用于设计庞大的数据选择器。moduleincrement(s,d0,d1,d2,d3,d4,d5,d6,d7,z);input[2:0]s;inputd0,d1,d2,d3,d4,d5,d6,d7;outputz;regz;always@(*)case(s)3'b000:z=d0;3'b001
