硬件描述语言（VHDL）课件.ppt

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1、第11章硬件描述语言(VHDL)概　述VHDL编程语言的基本要素VHDL语言结构体的描述方法VHDL设计基本逻辑电路举例本章小结VHDL语言的程序结构主要要求：了解VHDL语言的优点。了解VHDL语言的发展过程。11.1概述VeryHighspeedintegratedcircuitHardwareDescriptionLanguageVHDL语言的优点可对大规模设计进行分解和对已有的设计再利用，符合市场环境下重组、升级的设计趋势。具有更强的行为描述能力。丰富的仿真语句和库函数。支持“自顶向下”的设计方法。设计和硬件结构无关性。一般的硬件描述语言在行为级、寄存器传输级和门电路级这三个层次上描述

2、电路。VHDL用于行为级和寄存器传输级的描述，它是一种高级描述语言，几乎不能控制门电路的生成。11.2VHDL语言的程序结构主要要求：了解并掌握VHDL语言的程序结构。重点掌握实体、结构体的描述方法和库的调用。VHDL语言的程序结构通常一个完整的VHDL语言程序应包含实体、结构体、程序包、配置和库五个部分。（1）实体(ENTITY):用于描述所设计系统的外部接口信号，所有设计的表达均与实体有关。（2）结构体(ARCHITECTURE):用于描述实体所代表的系统内部的结构和行为。（3）程序包(PACKAGE):设计中用的子程序和公用数据类型的集合。（4）配置(CONFIGURATION):用于指

3、明实体所对应的结构体。（5）库(LIBRARY):用于存放已经编译过的实体、结构体、程序包和配置。常用的VHDL语言的程序结构LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITY实体名ISPORT(端口参数表)END实体名;ARCHITETURE结构体名OF实体名ISSIGNAL…;BEGINEND结构体名;…——库说明——程序包调用——实体声明——实体的功能、行为等描述语句——结构体内部信号声明——结构体定义一个VHDL程序可以由一个或多个设计实体构成，实体是VHDL设计中最基本的组成部分之一。实体的声明是一个器件的外部视图。11.2.1VHDL语言的实

4、体和结构体一、实体（ENTITY）实体声明的基本语法格式ENTITY实体名ISPORT(端口名1：端口方向端口类型；端口名2：端口方向端口类型；端口名n：端口方向端口类型);END实体名;…端口方向说明不指定方向，无论哪一种方向都可以连接带反馈功能的输出（在结构体内部此类断口可以赋给其他信号）双向输出（在结构体内部此类端口不能赋给其他信号）输入IN含义端口方向定义OUTINOUTBUFFERLINKAGE11.2.1VHDL语言的实体和结构体一、实体（ENTITY）11.2.1VHDL语言的实体和结构体一、实体（ENTITY）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164

5、.ALL;ENTITYnand2ISPORT(in1,in2:INSTD_LOGIC;out1:OUTSTD_LOGIC);ENDnand2;——库的说明——程序包的调用——实体声明——端口声明[例]二输入与非门的实体声明结构体具体地描述了一个实体的行为、元件及元件内部的连接关系。由于结构体是对实体逻辑功能的具体描述，因此它一定要跟在实体的后面。结构体由两大部分组成：（1）对该结构体将用到的信号、常数、数据类型、子程序和元件等元素的声明。（2）描述实体逻辑功能和行为的语句。11.2.1VHDL语言的实体和结构体二、结构体（ARCHITECTURE）结构体的功能描述语句都是并行语句，有5种类型：

6、(1)块语句(BLOCK):由一系列并行语句组成，并从形式上划分出模块，功能是将结构体中的并行语句组成一个或多个子模块。(2)进程语句(PROCESS):进程内部为顺序语句，用于将外部获得的信号值，或内部运算数据向其他信号赋值。不同进程间是并行执行的，进程只在某个敏感信号发生变化时才触发。(3)信号赋值语句:将实体内处理的结果向定义的信号或端口赋值。(4)子程序调用语句:调用函数或过程，并将获得的结果赋给信号。(5)元件例化语句:调用其他设计实体描述的电路，将其作为本设计实体的一个元件。11.2.1VHDL语言的实体和结构体二、结构体（ARCHITECTURE）一个实体可以有多个结构体，每个结

7、构体对应着实体不同的结构和算法实行方案，但同一个结构体不能为不同的实体所拥有。一个实体只能有一个有效的结构体，对于具有多个结构体的实体，必须通过CONFIGURATION配置语句指明使用哪一个结构体与实体关联进行综合或仿真。11.2.1VHDL语言的实体和结构体二、结构体（ARCHITECTURE）ARCHITECTURE结构体名OF实体名IS[声明语句;]——用方括号括起的为可选部分，下同BEG