用verilog hdl设计2位16进制计数器

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1、基于FPGA的系统设计与应用实验二计数器设计实验一、实验目的：学习计数器的设计、仿真和硬件测试方法。二、实验内容及步骤：1.用VerilogHDL设计2位16进制计数器，由DE2的KEY0输入计数值，在HEX1，HEX0上显示计数值。2.使用嵌入式逻辑分析仪进行仿真；3.将实验程序下载到DE2运行。实验注意事项：去抖动三、程序代码modulelib22(out1,out2,clk,rst,key);output[6:0]out1,out2;inputclk,rst;inputkey;reg[19:

2、0]count;reg[7:0]in;reg[6:0]out1,out2;regC,K;reg[9:0]r1;always@(posedgeclk)if(count==20'd5000)beginC=~C;count<=1'b0;endelsecount=count+1'b1;always@(posedgeC)beginif(r1<10'd1000)beginK<=1'b0;r1<=r1+1'b1;endelsebeginK<=1'b1;r1<=1'b0;endendalways@(posedge

3、C,negedgerst)if(!rst)in<=1'b0;elseif(!K)beginin=in+8'b1;endalways@(in[3:0])case(in[3:0])4'b0000:out1=7'b1000000;4'b0001:out1=7'b1111001;4'b0010:out1=7'b0100100;4'b0011:out1=7'b0110000;4'b0100:out1=7'b0011001;4'b0101:out1=7'b0010010;4'b0110:out1=7'b000

4、0010;4'b0111:out1=7'b1011000;4'b1000:out1=7'b0000000;4'b1001:out1=7'b0010000;4'b1010:out1=7'b0001000;4'b1011:out1=7'b0000011;4'b1100:out1=7'b1000110;4'b1101:out1=7'b1100001;4'b1110:out1=7'b0000110;4'b1111:out1=7'b0001110;default:out1=7'b1111111;endcas

5、ealways@(in[7:4])case(in[7:4])4'b0000:out2=7'b1000000;4'b0001:out2=7'b1111001;4'b0010:out2=7'b0100100;4'b0011:out2=7'b0110000;4'b0100:out2=7'b0011001;4'b0101:out2=7'b0010010;4'b0110:out2=7'b0000010;4'b0111:out2=7'b1011000;4'b1000:out2=7'b0000000;4'b10

6、01:out2=7'b0010000;4'b1010:out2=7'b0001000;4'b1011:out2=7'b0000011;4'b1100:out2=7'b1000110;4'b1101:out2=7'b1100001;4'b1110:out2=7'b0000110;4'b1111:out2=7'b0001110;default:out2=7'b1111111;endcaseendmodule四、实验原理图：DE2按键电路图五、实验总结与分析：1.不加去斗时，出现的结果不稳定，不同的DE

7、2板子结果不一样，在加上去斗时，实验结果很稳定；2.去斗可以是检测抖动阶段也可以是不抖动阶段；3.实验二包含了实验一的一些内容，例如数码管的显示，但是加了去抖动程序，使结果更加的稳定。