用verilog-HDL输入法设计十进制计数器-实验报告.docx

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1、实验名称：实验四：用verilogHDL输入法设计十进制计数器实验目的：硬件描述语言（HDL）就是可以描述硬件电路的功能、信号连接关系及定时（时序）关系的语言，也是一种用形式化方法来描述数字电路和设计数字系统的。通过十进制计数器的设计，熟练掌握硬件描述语言的编程方法。实验原理：modulecout(clk,clear,qd,EN);inputclk,clear,EN;output[3:0]qd;reg[3:0]cnt;assignqd=cnt;always@(posedgeclk)beginif(clear)cnt

2、<=4'h0;//同步清0，高电平有效elseif(EN)beginif(cnt==9)cnt<=4'h0;elsecnt<=cnt+1;//加法计数endendEndmodule实验内容：为了能对此计数器进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上，编译后下载。（1）选择Tools菜单中的Assignments项，即进入如图2-23所示的AssignmentEditor编辑器窗。在Category栏中选择Pin，或直接单击右上侧的Pin按钮。（2）双击“TO”栏的《new》，在出现的如图2-24所示的下

3、拉栏中分别选择本工程要锁定的端口信号名；然后双击对应的Location栏的《new》，在出现的下拉栏中选择对应端口信号名的器件引脚号，如对应CQ[3]，选择42脚。在此选择GW48-EDA系统的电路模式No.5，通过查阅附录有关”芯片引脚对照表”，GWAC3板确定引脚分别为：主频时钟clk接Clock0（第93脚，可接在4Hz上）；计数使能EN可接电路模式No.5的键1（PIO0对应第1脚）；复位clear则接电路模式No.5的键2（PIO1对应第2脚，注意键序与引脚号码并无对应关系）；4位输出数据总线CQ[3..

4、0]可由数码1来显示，通过分别接PIO19、PIO18、PIO17、PIO16（它们对应的引脚编号分别为42、41、40、39）。（如是GWAC6板，CLK:接28,EN:233，RST:234，COUT:1，CQ[3..0]分别接16，17，18，19）(引脚连接关系见附录)（3）、最后存储这些引脚锁定的信息后，必须再编译（启动StartCompilation）一次，才能将引脚锁定信息编译进编程下载文件中。实验操作：1.添加所需设计文件点击菜单项File->New选择VerilogHDLFile点击OK，然后输入

5、十进制计数器的Verilog源代码程序。2.分析与综合点击菜单项Processing->start->StartAnalysis&Synthesis、点击图标进行综合。3.功能仿真1)点击菜单项File->New->VectorWaveformFile创建波形界面2)添加信号结点。在空波形文件中点击右键选择InsertNodeorBus，然后单击NodeFinder，进入NodeFinder对话框，Fitter选择Pin:all然后选择List，将所有结点加入右侧SelectNodes栏中，最后单击OK即可选择需要

6、的信号节点。3)将clk设为方波。右击iclk信号，选择value->clock在弹出的clock设定对话框中把周期调整为20ns。4)保存波形文件，然后再直接点击仿真按钮，结果如下图实验结果所示。4.设计程序下载到开发板上进行实际运行1）首先将开发板连接到电脑上2）配置引脚。仿真完成后，确认功能正确后，可以进行分配引脚的操作。3）完成引脚分配后，全编译文件，使用CTRL+L执行全编译。4）将设计下载在FPGA芯片中。完成设计后就可以下载到板上实际运行实验结果：实验分析：此计数器为十进制计数器，计数到9，便又从0计

7、数。输入端为clk、clear、EN。输出端为4位位宽的qd输出；同时cnt为4位位宽的寄存器型输出口，且qd输出值等于cnt输出。当clk信号为高电平时开始计数，并且clear信号为高电平时进行清零计数。通过判断cnt计数是否等于9进行计数，如果cnt输出等于9那么qd输出为0，否则对cnt进行加法计数，直至计数到9。而后进行跳变又从0开始计数到9，结果由qd端输出。