数电仿真Modelsim设计实验报告-Verilog-HDL语言.docx

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1、《VerilogHDL程序设计与仿真实验报告》1、实验名称：VerilogHDL程序设计与仿真实验2、实验设计要求以及内容：利用VerilogHDL语言和描述下列芯片的功能，编写激励测试程序并在Modelsim软件中仿真运行、记录相关波形。芯片包括：CD4532、74X138、74HC4511、74HC151、74HC85、74HC283、74HC194、74LVC161。3、实验软件：Modelsim软件。4、芯片功能与真值表：CD4532：8位优先编码器：输入输出EII7I6I5I4I3I2I1I0Y2Y1Y0CSE00xxxxxxxx10000000011xxxxxxx101xxxxxx

2、1001xxxxx10001xxxx100001xxx1000001xx10000001x1000000010000000001111101101010110100100111001010001100001074X138：3线－8线译码器：输入输出E3E2E1A2A1A1Y0Y1Y2Y3Y4Y5Y6Y7x1xxx11xx100100100100100100100100xxxxxxxxx0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111

3、11111074HC4511：七段显示译码器：十进制或功能输入输出字形LEBLLTD3D2D1D0abcdefg0123456789101112131415000000000000000011111111111111111111111111111111000000010010001101000101011001111000100110101011110011011110111111111100110000110110111110010110011101101100111101110000111111111110110000000000000000000000000000000000000000

4、000123456789熄灭熄灭熄灭熄灭熄灭熄灭灯测试xx0xxxx11111118灭灯x01xxxx0000000熄灭锁存111xxxx**74HC151：八选一数据选择器：输入输出使能E选择S2S1S0YY100000000xxx00000101001110010111011101D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D774HC85：4位数值比较器：74HC283：4位二进制全加器：74HC194：4位双向移位寄存器：输入输出功能清零控制信号时钟串行输入并行输入Q0n+1Q1n+1Q2n+1Q3n+1CRS1S0CP右移DSR左移DSLD10D11D12D13LHH

5、HHHHxxLLLHLHHLHLHHxx↑↑↑↑↑xxxxLxHxxLxHxxxxxxxxxxxxxxxxxxxxxxxxxxD10*D11*D12*D13*LLLLQ0nQ1nQ2nQ3nLQ0nQ1nQ2nHQ0nQ1nQ2n74LVC161：4位二进制同步计数器：输入输出清零CR预支PE使能CEPCET时钟CP预支数据输入D3D2D1D0Q3Q2Q1Q0进位TCLxxxxxxxxLLLLLHHHHLHHHxxLxxLHH↑xx↑D3*D2*D1*D0*xxxxxxxxxxxxD3D2D1D0保持保持保持##L#1、实验具体设计：CD4532-8位优先编码器：模块设计代码：moduleCD

6、4532(EI,I,Y,GS,EO);//8位优先编码器inputEI;input[7:0]I;outputreg[2:0]Y;outputregGS,EO;always@(EI,I)beginif(EI==0)beginY=3'd0;GS=0;EO=0;endelse//当EI=1时，实现优先编码器的功能beginGS=1;EO=0;//当编码器输入信号有效时，设定GS、EO的输出值if(I[7])Y=3'd7;else//根据I的高位情况对Y的输出进行控制if(I[6])Y=3'd6;elseif(I[5])Y=3'd5;elseif(I[4])Y=3'd4;elseif(I[3])Y=3

7、'd3;elseif(I[2])Y=3'd2;elseif(I[1])Y=3'd1;elseif(I[0])Y=3'd0;elsebeginY=3'd0;GS=0;EO=1;end//当编码器输入信号无效时，设定GS、EO的输出值endendendmodule对应testbench设计代码：`timescale1ns/1ns//设定仿真时间间隔单位，之后的testbench中这句代码功能类似mod