Verilog-HDL加法计数器的设计.doc

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1、HarbinInstituteofTechnologyVerilogHDL加法计数器的设计课程名称：数字电子技术基础院系：航天学院班级：班姓名：学号：指导教师：哈尔滨工业大学1设计要求利用VerilogHDL设计一个以自己学号后三位（107）为模的计数器。 2设计内容2.1所使用的软件QuartusII11.0(32-Bit)和ModelSim-Altera6.6d(QuartusII11.0)。2.2设计思想从0计数到106，到106之后同步清零，实现以107为模的计数器。2.3源程序modulecount_107(out

2、,reset,clk);output[7:0]out;inputclk,reset;reg[7:0]out;always@(posedgeclk)beginif((!reset)

3、

4、(out==8'h6A))out<=8'h00;elseout<=out+8'h01;endendmodule2.4仿真电路图RTLViewer仿真电路如图1所示：图1计数器的RTLViewer仿真电路图TechnologyMapViewer仿真电路如图2所示：图2计数器的TechnologyMapViewer仿真电路图2.5TestBenche

5、s程序//Generatedon"12/20/201311:57:54"//VerilogTestBenchtemplatefordesign:count_107//Simulationtool:ModelSim-Altera(Verilog)`timescale1ps/1psmodulecount_107_vlg_tst();regeachvec;regclk;regreset;wire[7:0]out;count_107i1(.clk(clk),.out(out),.reset(reset));initialbegin#

6、1clk=0;#2reset=0;#3reset=1;$display("Runningtestbench");endalways#5clk=~clk;beginendendmodule2.6仿真波形图仿真波形图如图3所示，可以看出计数周期为0~106，实现了以107为模的计数器。图3计数器的仿真波形图