10进制计数器的verilog设计

《10进制计数器的verilog设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、Lab610进制计数器吴晓鸣五班U2011138401.实验目的a.使用Verilog语言实现10进制计数器设计。b.做出仿真波形。c.使用DE0开发板下载、验证。2.实验内容l编写十进制计数器的代码，烧录到DE0中l用LED灯显示计数3.代码分析moduleabc(EN,CP,CR,Q);inputEN,CP,CR;//三个输入端口output[3:0]Q;//四个输出端口reg[3:0]Q;always@(posedgeCPornegedgeCR)//当CP为上升沿或CR为下降沿if(~CR)Q=4'b0000;//清零开关elseif(EN)//使能开

2、关beginif(Q>=4'b1001)Q<=4'b0000;//当Q的值大于等于9，跳到0elseQ<=Q+1'b1;endelseQ<=Q;endmodule4.实验步骤l新建一个工程，选择相应的实验板型号，创建一个VerilogHDL文件，输入程序。l分析并编译程序，设置开发板引脚。l连接实验板，烧入程序。5.实验结果的测试和分析a.编译代码：b．仿真波形c.下载到DE0实验板上：设置引脚后，LED灯有规律的闪动，到9后，跳回0.6.实验总结通过这个实验，我了解了计数器与分频器的基本原理，熟悉了怎样用LED和verilog来实现10进制的计数器，并用D

3、E0显示实验结果。7.参考文献[1]康华光.电子技术基础（数字部分）北京:高等教育出版社,2006.[2]罗杰.VerilogHDL与数字ACIC设计基础武汉:华中科技大学出版社,2008.