用verilog hdl设计计数器

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1、用VerilogHDL设计计数器一、实验目的1.学习使用VerilogHDL语言,并学会使用进行QuartusⅡ软件编程和仿真;2.掌握数字电路的设计方法,熟悉设计过程及其步骤;3.培养学生的动手能力,能学以致用,为今后从事电子线路设计打下良好基础;4.巩固加深对数电知识的理解,在仿真调试过程中,能结合原理来分析实验现象;二、实验内容1.设计内容及要求1)利用VerilogHDL设计一个以自己学号后三位为模的计数器;2)编写源程序;3)给出仿真电路图和仿真波形图;2.需求分析:由于本人的学号后3位为212,所以应编一个以212为模的加法计数器。若采用同

2、步清零的方法,则计数为0~211,化为二进制数即为000000000计到011010011。3.编写源代码:modulecount_212(out,data,load,reset,clk);output[8:0]out;input[8:0]data;inputload,reset,clk;reg[8:0]out;always@(posedgeclk)//clk上升沿触发beginif(!reset)out=9'h000;//同步清零,低电平有效elseif(load)out=data;//同步预置elseif(out>=211)out=9'h000;/

3、/计数最大值为211,超过清零elseout=out+1;//计数endendmodule程序说明:该计数器为一个9位计数器,计数范围0~211,具有同步同步置数和同步清零功能。时钟的上升沿有效,当clk信号的上升沿到来时,如果清零信号为0,则清零;若不为0,计数器进行计数,计至211处同步清零。1.画出仿真电路图:图1为同步置数、同步清零加法计数器的仿真电路图图1仿真电路图1.画出仿真波形先对逻辑波形进行初始化设置,将清零信号‘restest’置1,置数信号‘load’置0,得到的仿真波形图2所示,波形终止处如图3所示,图4为计数到211后自动清零。

4、当reset=0,计数器清零;当reset=1,load=0时,计数器计数;当reset=1、load=1时,计数器计数。由于延时较长,上升沿触发显示不是很明显。图2开始计数的状态波形图3逻辑波形---波形终止处图4计数到211然后清零一、实验结果由仿真波形可以看出,计数器从000000000计到011010011后便清零。而011010011B=211D,所以该计数器即为一个模为211的计数器,符合实验要求。二、实验总结1.计数器功能表ClkResetLoadOut上升沿0X清零上升沿10置数(data)上升沿11计数2.应熟知计数器的使用方法,并能

5、设计出任意进制的计数器,在设计时才能得心应手。计数进制的改变,包括清零法(同步清零和异步清零)和置数法。假定计数器的计数进制为N,要将其改为M进制的计数器,M

6、电知识原理来分析,找出错误原因,对症下药;也可上网搜查该错误的含义,可能是软件的使用方法不对。

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