可编程逻辑实验报告_实验2_用文本输入法设计门电路

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1、西安邮电学院可编程逻辑实验报告系别通信系学号Xxxxxxxx成绩实验日期2009-12-6班级通工0702姓名高原教师签字实验名称二、用文本输入法设计门电路一：实验目的1．通过各种常见门电路的现实，进一步熟悉CPLD开发的全过程。2．认识各种各种常见门电路，并掌握它们的逻辑功能。3．能够通过CPLD的开发实现具有门电路功能的数字电路。二：实验所用仪表及主要器材计算机，MAX+PLUSII软件三：实验原理简述（原程序、真值表、原理图）常见逻辑门的认知a．与门源程序：Libraryieee;Useieee.std_logic_1

2、164.all;Entitye2_1_andisPort(a,b:instd_logic;y:outstd_logic);End;Architecturerel_1ofe2_1_andisBeginY<=aandb;End;逻辑表达式：y=a&b真值表：aby000010100111b.或门源程序：Libraryieee;Useieee.std_logic_1164.all;Entitye2_2_orisPort(a,b:instd_logic;y:outstd_logic);End;Architecturerel_1ofe

3、2_2_orisBeginY<=aorb;End;逻辑表达式：y=a+b真值表：aby000011101111c.与非门源程序：Libraryieee;Useieee.std_logic_1164.all;Entitye2_3_nandisPort(a,b:instd_logic;y:outstd_logic);End;Architecturerel_1ofe2_3_nandisBeginY<=anandb;End;逻辑表达式：y=/(a&b)真值表：aby001011101110d.或非门源程序：Libraryieee;U

4、seieee.std_logic_1164.all;Entitye2_4_norisPort(a,b:instd_logic;y:outstd_logic);End;Architecturerel_1ofe2_4_norisBeginY<=anorb;End;逻辑表达式：y=/(a+b)真值表：aby001010100110e.异或门源程序：Libraryieee;Useieee.std_logic_1164.all;Entitye2_5_xorisPort(a,b:instd_logic;y:outstd_logic);E

5、nd;Architecturerel_1ofe2_5_xorisBeginY<=axorb;End;逻辑表达式：y=axorb真值表：aby000011101110f.同或门源程序：Libraryieee;Useieee.std_logic_1164.all;Entitye2_6_xnorisPort(a,b:instd_logic;y:outstd_logic);End;Architecturerel_1ofe2_6_xnorisBeginY<=axnorb;End;逻辑表达式：y=anxorb真值表：aby0010101

6、00111四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）a.（与门）波形图b.（或门）波形图c.（与非门）波形图d.（或非门）波形图e.（异或门）波形图f.（同或门）波形图五：实验心得通过本次实验，我进一步熟悉了Max+PLUSII软件的使用，并学会了一些基本的VHDL语法知识，并利用VHDL对基本门电路进行描述和仿真。本次实验中遇到的问题主要为仿真中出现的延迟，开始无法理解这种延迟存在的意义，后来经过查询相关资料知道，该延迟的存在是仿真系统自动加上去的，原因为Max+PLUSII是为现场可编程逻辑阵

7、列设计的，故其仿真是针对芯片的（可指定仿真的芯片型号），故其产生的延迟也是模拟实际电路中的延迟。