eda设计含异步清零和同步时钟使能的加法计数器

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1、专业班级: 学号：姓名：EDA技术实验报告实验项目名称：设计含异步清零和同步时钟使能的加法计数器实验日期：2012.6.5实验成绩：实验评定标准：1）实验程序是否正确A（）B（）C（）2）实验仿真、结果及分析是否合理A（）B（）C（）3）实验报告是否按照规定格式A（）B（）C（）一、实验目的学习计数器的设计，仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验器材Quartus2软件、电脑一台三、实验内容（实验过程）<一>实验内容一：在quartus2上对例5进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述各事例的功能特点，给出其所有信号的时序仿真模型。<二>

2、实验内容二：自己选择合适的电路模式，然后进行引脚锁定以及硬件下载测试，引脚锁定后进行编译、下载、硬件测试实验。将实验过程和实验结果写进实验报告。<三>详细内容如下：1.进行文本编辑2.编译，综合，仿真一、实验程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk,rst,en:instd_logic;cq:outstd_logic_vector(3downto0);cout:outstd_logic);endcnt10;architecture

3、behavofcnt10isbeginprocess(clk,rst,en)variablecqi:std_logic_vector(3downto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandclk='1'thenifen='1'thenifcqi<9thencqi:=cqi+1;elsecqi:=(others=>'0');endif;endif;endif;ifcqi=9thencout<='1';elsecout<='0';endif;cq<=cqi;endprocess;endbehav;一、实验仿

4、真、结果及分析：<一>实验仿真：<二>结果和分析：当rst清零端为1时，计数器清零。当rst=1时，计数器开始计数；当遇到clk为上升沿时，并且当使能端en=1时，计数器累加1；当使能端en=0时，计数器不加；当清零端为1时，计数器再次清零。如此持续，使得该加法计算器能够保持运行。