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《实验二-异步清零和同步使能的4位计数器.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、西南科技大学实验报告FPGA现代数字系统设计实验题目：含异步清零和同步使能的4位加法计数器专业班级：学生姓名：学生学号：实验时间：指导教师：实验二 含异步清0和同步使能的4位加法计数器一、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。二、原理说明：图2.1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例2.1是其VHDL描述。由图2-1所示，4位锁存器；rst是异步清0信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。ENA是使能信号，当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的
2、数据端；当ENA为'0'时将"0000"加载于锁存器。图2-1含计数使能、异步复位和计数值并行预置功能4位加法计数器三、实验内容：1、在QuartusII上对例2-1进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。【例2-1】moduleCNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);//端口声明inputCLK,RST,ENA;outputCLK_1,RST_1,ENA_1;output[3:0]OUTY;outputCOUT;reg[3:0]
3、OUTY;regCOUT;//寄存器变量OUTY，位宽为1wireCLK_1;wireRST_1;wireENA_1;assignCLK_1=CLK;assignRST_1=RST;assignENA_1=ENA;always@(posedgeCLKornegedgeRST)/*当CLK上升沿或者RST上升沿时，触发always模块执行*/beginif(!RST)beginOUTY<=4'b0000;COUT<=1'b0;/*当复位信号等于0时，计数OUTY、COUT置0*/endelseif(ENA)/*当使能信号为1时，计数器计数工作*/begi
4、nOUTY<=OUTY+1;COUT<=OUTY[0]&OUTY[1]&OUTY[2]&OUTY[3];/*计数显示*/endendendmodule2保存计数器程序为CNT4B.vhd，进行功能仿真、全编译、时序仿真，如出现错误请按照错误提示进行修改，保证设计的正确性。3锁定引脚pinlocationDE2上的名称ENAPIN_N25SW[0]CLKPIN_G26KEY0RSTPIN_N23KEY1OUTY[0]PIN_AC21LEDR[7]OUTY[1]PIN_AA14LEDR[8]OUTY[2]PIN_Y13LEDR[9]OUTY[3]PIN_A
5、A13LEDR[10]COUTPIN_Y12LEDG[8]CLK_1PIN_AE22LEDG[0]RST_1PIN_AF22LEDG[1]ENA_1PIN_AE23LEDR[0]4下载采用JATG方式进行下载，通过ENA,CLK,RST输入，观察的LEDR[0]，LEDR[7]，LEDR[8]，LEDR[9]，LEDR[10]，LEDG[0]，LEDG[1]，LEDG[8]亮灭验证计数器的逻辑功能。5使用SIGNALTAPII对CNT4B计数器中的COUT,OUTY进行实时测试。四、实验结果与分析功能仿真：时序编译：时序仿真：下载情况：最终结果：五、思
6、考题1、改写例2-1，用两个always语句实现模块功能？答：moduleCNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);inputCLK,RST,ENA;outputCLK_1,RST_1,ENA_1;output[3:0]OUTY;outputCOUT;reg[3:0]OUTY;regCOUT;wireCLK_1;wireRST_1;wireENA_1;assignCLK_1=CLK;assignRST_1=RST;assignENA_1=ENA;always@(posedgeCLKornegedgeR
7、ST)beginif(!RST)beginOUTY<=4'b0000;COUT<=1'b0;endelseOUTY=OUTY+1；always@（OUTY）if(ENA)beginOUTY<=OUTY+2’b1;COUT<=OUTY[0]&OUTY[1]&OUTY[2]&OUTY[3];endendassignCOUT<=OUTY[0]&OUTY[1]&OUTY[2]&OUTY[3];endmodule2、逻辑分析仪的功能是什么？它在FPGA设计中的作用是什么？简述SIGNALTAPII的使用流程。答：逻辑分析仪可以监测硬件电路工作时的逻辑电平（高或低
8、），并加以存储,用图形的方式直观地表达出来，便于用户检测,分析电路设计(硬件设计和软件设计)中
