带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计.doc

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1、电子设计自动化实验报告（二）学院：电气学院班级：电子122班姓名：覃思远一、实验题目：带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计。二、实验目的：讨论学习经典数字计数器的Verilog描述方法和相关语法。三、实验程序：moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;input[3:0]DATA;output[3:0]DOUT;outputCOUT;reg[3:0]Q1;regCOUT;assig

2、nDOUT=Q1;always@(posedgeCLKornegedgeRST)beginif(!RST)Q1<=0;elseif(EN)beginif(!LOAD)Q1<=DATA;elseif(Q1<9)Q1<=Q1+1;elseQ1<=4'b0000;endendalways@(Q1)beginif(Q1==4'h9)COUT=1'b1;elseCOUT=1'b0;endendmodule四、实验仿真结果：五、仿真结果分析：（1）RST在任意时刻有效时，如CLK非上升沿时，计数也能清0。（2）

3、计数器正常计数到RST=0时，4位输入数据DATA被清零，之后在LOAD=1后计数器重新计数，如图所示计数从0000加载到0100的时序。计数到9时，COUT输出进位1。（3）当EN=1，LOAD=1，RST=1时，计数正常进行，在计数数据等于9时进位输出高电平。六、硬件下载设置及测试过程：根据板子给定的引脚锁定图，选定相应的硬件把程序中的输入输出端和板子的相应引脚给锁定，编译并下载程序，定好DATA，选择合适的CLK，手动改变EN和LOAD的值，观察实验现象看是否符合程序的结果。七、总结：通过对带

4、有异步复位、同步计数使能和可预置型十进制计数器的verilog设计，我对verilog描述方法和相关语法有了一个较为深入的认识。这将让我对之后课程的学习和深入探讨提供一个基础，能更好地学习EDA这门课程。