异步清零和同步时钟使能的4位加法计数器.doc

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1、Error(10482):VHDLerroratCNT4.vhd(18):object"COUNT"isusedbutnotdeclared异步清零和同步时钟使能的4位加法计数器一、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验原理本试验中所要设计的计数器，由4位带异步清零的加法计数器和一个4位锁存器组成。其中，rst是异步清零信号，高电平有效；clk是计数时钟，同时也是锁存信号；ENA为计数器输出使能控制。当ENA为‘1’时，加法计数器的输出值加载于锁存器的数据端，；当ENA为‘0’时锁存器输出为高阻态。当计数器输出“11

2、11”时，进位信号COUT为“1”。三、实验内容1）画出该计数器的实体框图02）用VHDL语言完成上述计数器的行为级设计。-------------------------------------------------------------------------------------------------------程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(RST,CLK,ENA:INSTD_LOGIC;COUT

3、:OUTSTD_LOGIC;OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT4;ARCHITECTUREbehvOFCNT4ISBEGINPROCESS(RST,ENA,CLK)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI<15THENCQI:=CQI+1;ELSECQI:=(OTHERS=>'0');ENDIF;ENDIF;

4、ENDIF;IFCQI=15THENCOUT<='1';ELSECOUT<='0';ENDIF;OUTY<=CQI;ENDPROCESS;ENDbehv;1）用QuartusII对上述设计进行编译、综合、仿真，给出其所有信号的仿真波形和时序分析数据。--------------------------------------------------------------------------------------------------仿真波形：引脚锁定：信号旧试验箱新试验箱No.5管脚号连接的器件管脚号连接的器件clk43Clk1153CLK2rst

5、35开关2234键2ena30开关1233键1Outy(3)29LED121LED1Outy(2)28LED112LED2Outy(1)27LED103LED3Outy(0)25LED94LED4cout23LED76LED6LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(A,CLK,B:INSTD_LOGIC;COUT:OUTSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT4;ARC

6、HITECTUREbehavOFCNT4ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(A,B,CLK)BEGINIFA='1'THENCQI<="0000";Y<="0000";COUT<='0';ELSIFCLK'EVENTANDCLK='1'THENIFB='1'THENCQI<=CQI+1;ENDIF;ENDIF;Y<=CQI;COUT<=CQI(0)ANDCQI(1)ANDCQI(2)ANDCQI(3);ENDPROCESS;ENDbehav;