选1多路选择器VHDL语言设计.doc

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1、一．4选1多路选择器VHDL语言设计4选1多路选择器源代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmax4_1ISPORT(a,b,c,d,s1,s2:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmax4_1;ARCHITECTUREhf1OFmax4_1ISSIGNALss:STD_LOGIC_VECTOR(0TO1);BEGINss<=s2&s1;PROCESS(ss)BEGINCASEssISWHEN"00"=>y<=a;WHEN"01"=>y<=b;WHEN"10"=

2、>y<=c;WHEN"11"=>y<=d;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREhf1;图1.4选1电路图图2.4选1波形仿真图二．三位触发器VHDL语言设计三位触发器设计原代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF3ISPORT(D,CLK:INSTD_LOGIC;Q0,Q1,Q2:OUTSTD_LOGIC);ENDDFF3;ARCHITECTUREbhvOFDFF3ISSIGNALQ00,Q11,Q22:STD_LOGIC;BEG

3、INPROCESS(CLK,Q00,Q11,Q22)BEGINIFCLK'EVENTANDCLK='1'THENQ00<=D;Q11<=Q00;Q22<=Q11;ENDIF;ENDPROCESS;Q0<=Q00;Q1<=Q11;Q2<=Q22;ENDbhv;图3.三位触发器电路图图4.三位触发器波形仿真图三．P94图3-33时序电路图的VHDL描述VHDL原代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF0ISPORT(CL,CLK0:INSTD_LOGIC;OUT1:OUTSTD_LOGIC);END

4、ENTITY;ARCHITECTUREbhvOFDFF0ISSIGNALQ1,D0:STD_LOGIC;BEGINPROCESS(CLK0,Q1)BEGINIFCLK0'EVENTANDCLK0='1'THENQ1<=D0;ENDIF;ENDPROCESS;D0<=NOT(Q1ORCL);OUT1<=NOTQ1;ENDbhv;图5.时序电路图